解雇者

反向穿刺计划准备解码

图书馆：
无线HDL工具箱 /错误检测和校正

Description

这解雇者块用输入穿刺向量指示的中性值代替了穿刺符号。该块返回擦除位，这表明输出数据流中存在中性符号。该块支持连续和框架操金宝app作模式。它提供了适用于HDL代码生成和硬件部署的界面和体系结构。

Many wireless communication standards implement different code rates by puncturing patterns with a base code rate 1/2. The input to the block is a stream of one sample at a time. You can provide samples represented by hard-decision binary values or soft-decision log-likelihood ratios (LLR). The block returns output samples as 2-by-1 vectors.

插入的中性值取决于输入样本的数据类型。有关详细信息，请参阅输入dataport.

Ports

Input

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`data`— Input sample
标量

Input sample, specified as a scalar. The block inserts a neutral value at punctured locations based on the data type of the input samples.

Input Data Type	Inserted Neutral Value
`boolean` `FIXDT（0,1,0）`	0
`fixdt(0,WL,0)`	2^（（WL-1)
`UINT8`	128
`uint16`	32768
`FIXDT（1，WL，0）` `int8` `int16` `单身的` `double`	0

当输入类型为时，该块将输入视为硬否定样品BooleanorFIXDT（0,1,0）。For signed and unsigned numeric types, the block assumes soft-decision samples. The block treats samples as signed integers for单身的anddouble数据类型，但是对于HDL代码生成不支持这些数据类型。金宝app

输入样本必须具有小于或等于16位的单词长度，而分数长度为0位。

`puncVector`- 穿刺矢量
column vector of binary values

穿刺矢量，指定为二进制值的列向量。穿刺矢量的长度必须在范围内偶数[4，28]。长度必须保持恒定。该块从提供的向量中删除了初始零，直到第一个1（（true）。After the first1（（true），穿刺向量不能包含任何[1：0]子向量匹配[0 0]。

例如，IEEE 802.11 WLAN标准[1]金宝app支持穿刺率2/3、3/4和5/6，相应的矢量长度为4、6和10。为了支持这些多率，设置Puncture vector source至输入端口。To support the largest vector size, the vector length must be 10 for all rates. For 2/3 and 3/4 rates, pad thepuncVector用零输入以创建10个元素向量。速率3/4的穿刺矢量为[1 1 0 1 1 0]'。对于矢量长度为10，请使用[0 0 0 0 1 1 0 1 1 0]''作为输入puncVector。

什么时候Operation modeis set to连续的，，，，the block captures the value ofpuncVector当两个syncPuncand inputvalid端口是1（（true）。

什么时候Operation modeis set toFrame，，，，the block captures the value ofpuncVectorwhen bothCtrl。开始andCtrl。valid是1（（true）。

依赖性

要启用此端口，请设置Puncture vector source至输入端口。

数据类型：Boolean

`syncPunc`- 穿刺同步信号
标量

Puncture synchronization signal, specified as aBoolean标量值。该输入是一个控制信号，将穿刺矢量输入与输入样本同步。当两个syncPuncandvalid是1（（true），块将穿刺向量对齐以开始刺穿。该块从puncVector输入端口或Puncture vector范围。这block ignores thepuncVector何时syncPuncis0（（错误的）。

依赖性

要启用此端口，请设置Operation mode至连续的。什么时候Operation modeisFrame，，，，the block synchronizes the puncture vector using control signals in the inputCtrl公共汽车。

数据类型：Boolean

`valid`— Validity of input samples
标量

Control signal that indicates when the sample fromdatainput port is valid. Whenvalidis 1 (true），块捕获了data输入端口。什么时候validis 0 (错误的），块忽略了输入样本。

依赖性

要启用此端口，请设置Operation mode至连续的。

数据类型：Boolean

`Ctrl`- 伴随样品流的控制信号
`抽样控制`公共汽车

伴随样本流的控制信号，指定为抽样控制公共汽车。这公共汽车includes the开始，，，，结尾，，，，andvalid控制信号，指示框架的边界和样品的有效性。

依赖性

要启用此端口，请设置Operation mode至Frame。

数据类型：公共汽车

输出

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`data`- 输出样本
2-by-1 column vector

输出样本，作为2 x-1列向量返回。数据类型与输入样本的数据类型相同。

`valid`— Validity of output data samples
标量

控制信号，指示何时来自data输出端口有效。块设置valid端口到1（（true) when there is a valid sample on the outputdataport.

依赖性

Tho enable this port, setOperation mode至连续的。

数据类型：Boolean

`Ctrl`- 伴随样品流的控制信号
`抽样控制`公共汽车

Control signals accompanying the sample stream, returned as a抽样控制公共汽车。这公共汽车includes the开始，，，，结尾，，，，andvalid控制信号，指示框架的边界和样品的有效性。

依赖性

要启用此端口，请设置Operation mode至Frame。

数据类型：公共汽车

`erasure`— Neutral symbol locations
2-by-1 column vector

中性符号位置，作为与输出样本相对应的2 x-1列矢量返回。什么时候erasureis1（（true), the corresponding outputdataelement is a depunctured neutral value.

数据类型：Boolean

参数

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`Operation mode`— End of frame behavior
`连续的`（默认）|`Frame`

End of frame behavior, specified as one of these modes:

连续的- 允许更改puncVectorat any time. To force the block to capture the new puncture vector, setsyncPunc至1（（true）。此波形显示UFIX4input samples depunctured in连续的模式。
Frame– You can only changepuncVectorat the start of a frame, indicated byCtrl。开始。此波形显示UFIX4input samples depunctured inFrame模式。

`Puncture vector source`- 穿刺矢量的来源
`输入端口`（默认）|`Property`

穿刺矢量的来源，指定为：

输入端口- 使用puncVectorport.
Property- 使用Puncture vector范围。

`Puncture vector`— Locations to insert neutral values
`[1; 1; 0; 1; 1; 0]`（默认）|column vector of binary values

穿刺矢量，指定为二进制值的列向量。穿刺矢量的长度必须在范围内偶数[4，28]。默认值是IEEE 802.11 WLAN的3/4代码速率的穿刺矢量[1]。

穿刺矢量不能包含任何[1：0]子向量匹配[0 0]。

依赖性

要启用此端口，请设置Puncture vector source至Property。

模型示例

拆卸和解码流样品

使用硬件友好的拆卸器块和Viterbi解码器块来解码以WLAN代码速率编码的样品。

Open Script

Algorithms

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depuncturing算法变化通过每个[1:0] subvector of the puncture vector. The subvector has three valid patterns: [0 1], [1 0], or [1 1]. Based on the subvector, neutral samples are inserted in place of punctured samples. The erasure output is the inverse of the puncture subvector. The block returns an error when it encounters the invalid subvector [0 0].

潜伏

什么时候you setOperation mode至连续的，，，，the latency from valid input to valid output in is seven cycles. When you setOperation mode至Frame，，，，the latency is six cycles.

Performance

这se resource and performance data are the synthesis results from the generated HDL targeted to a Xilinx^®Zynq^®-7000 ZC706董事会。块正在使用UFIX4输入样本，在连续模式下具有默认设置。该设计达到了590 MHz的时钟频率。

Resource	Number Used
LUT	54
FFS	67
Xilinx LogiCORE^®DSP48	0
阻止RAM（16K）	0

If you setPuncture vector source至Property，，，，the design uses fewer LUT and FFS resources.

References

[1] IEEE Std 802.11ac™-2013 IEEE Standard for Information technology — Telecommunications and information exchange between systems — Local and metropolitan area networks — Specific requirements — Part 11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications — Amendment 4: Enhancements for Very High Throughput for Operation in Bands below 6 GHz.

扩展功能

C/C++ Code Generation
使用Simulink®Coder™生成C和C ++代码。金宝app

This block supports C/C++ code generation for Simulink^®加速器和快速的加速器modes and for DPI component generation.

HDL Code Generation
Generate Verilog and VHDL code for FPGA and ASIC designs using HDL Coder™.

HDL Coder™ provides additional configuration options that affect HDL implementation and synthesized logic.

HDL Architecture

This block has a single, default HDL architecture.

HDL块属性

CondientUntupputPipeline	Number of registers to place at the outputs by moving existing delays within your design. Distributed pipelining does not redistribute these registers. The default is`0`。For more details, seeCondientUntupputPipeline（HDL编码器）。
InputPipeline	Number of input pipeline stages to insert in the generated code. Distributed pipelining and constrained output pipelining can move these registers. The default is`0`。For more details, seeInputPipeline（HDL编码器）。
OutputPipeline	Number of output pipeline stages to insert in the generated code. Distributed pipelining and constrained output pipelining can move these registers. The default is`0`。For more details, seeOutputPipeline（HDL编码器）。

解雇者

Description

Ports

Input

`data`— Input sample
标量

`puncVector`- 穿刺矢量
column vector of binary values

依赖性

`syncPunc`- 穿刺同步信号
标量

依赖性

`valid`— Validity of input samples
标量

依赖性

`Ctrl`- 伴随样品流的控制信号
`抽样控制`公共汽车

依赖性

输出

`data`- 输出样本
2-by-1 column vector

`valid`— Validity of output data samples
标量

依赖性

`Ctrl`- 伴随样品流的控制信号
`抽样控制`公共汽车

依赖性

`erasure`— Neutral symbol locations
2-by-1 column vector

参数

`Operation mode`— End of frame behavior
`连续的`（默认）|`Frame`

`Puncture vector source`- 穿刺矢量的来源
`输入端口`（默认）|`Property`

`Puncture vector`— Locations to insert neutral values
`[1; 1; 0; 1; 1; 0]`（默认）|column vector of binary values

依赖性

模型示例

拆卸和解码流样品

Algorithms

潜伏

Performance

References

扩展功能

C/C++ Code Generation
使用Simulink®Coder™生成C和C ++代码。金宝app

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Generate Verilog and VHDL code for FPGA and ASIC designs using HDL Coder™.

版本历史记录

也可以看看

Blocks

解雇者

Description

Ports

Input

data— Input sample标量

puncVector- 穿刺矢量column vector of binary values

依赖性

syncPunc- 穿刺同步信号标量

依赖性

valid— Validity of input samples标量

依赖性

Ctrl- 伴随样品流的控制信号抽样控制公共汽车

依赖性

输出

data- 输出样本2-by-1 column vector

valid— Validity of output data samples标量

依赖性

Ctrl- 伴随样品流的控制信号抽样控制公共汽车

依赖性

erasure— Neutral symbol locations2-by-1 column vector

参数

Operation mode— End of frame behavior连续的（默认）|Frame

Puncture vector source- 穿刺矢量的来源输入端口（默认）|Property

Puncture vector— Locations to insert neutral values[1; 1; 0; 1; 1; 0]（默认）|column vector of binary values

依赖性

模型示例

拆卸和解码流样品

Algorithms

潜伏

Performance

References

扩展功能

C/C++ Code Generation使用Simulink®Coder™生成C和C ++代码。金宝app

HDL Code GenerationGenerate Verilog and VHDL code for FPGA and ASIC designs using HDL Coder™.

版本历史记录

也可以看看

Blocks

`data`— Input sample
标量

`puncVector`- 穿刺矢量
column vector of binary values

`syncPunc`- 穿刺同步信号
标量

`valid`— Validity of input samples
标量

`Ctrl`- 伴随样品流的控制信号
`抽样控制`公共汽车

`data`- 输出样本
2-by-1 column vector

`valid`— Validity of output data samples
标量

`Ctrl`- 伴随样品流的控制信号
`抽样控制`公共汽车

`erasure`— Neutral symbol locations
2-by-1 column vector

`Operation mode`— End of frame behavior
`连续的`（默认）|`Frame`

`Puncture vector source`- 穿刺矢量的来源
`输入端口`（默认）|`Property`

`Puncture vector`— Locations to insert neutral values
`[1; 1; 0; 1; 1; 0]`（默认）|column vector of binary values

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