深度学习HDL工具箱
FPGAやSoC上でのディープラーニングネットワークのプロトタイピングおよび展開
深度学习HDL工具箱™には,FPGAやSoC上でディープラーニングネットワークをプロトタイピングして実装するための関数とツールが用意されています。また,サポート対象のXilinx®や英特尔®fpgaおよびsocデバイス上でなディープラーニングネットワークをするために事前构筑済みビットストリームが提供されますいますますを使使ます。プロファイリングツールおよび推定ツール使使して，设计，性能，リソース使使用量ののオフをを探求すること，ディーディーネットワークをカスタマイズすることができ。
深度学习HDL工具箱を使用すると,ディープラーニングネットワークのハードウェア実装をカスタマイズし,任意のFPGA上で展開するためのポータブルで論理合成が可能なVerilog®およびvhdl.®コードコード生成できます（HDL编码器™とSimu金宝applink®が必要）。
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プログラム可能なディープラーニングプロセッサ
このツールボックスには，スケジューリングロジックによって制御される泛用的な畳み込みと，全结合层を备えたディープラーニングプロセッサが含まれています。このディープラーニングプロセッサは，深度学习工具箱™を使用して開発されたネットワークの推論をFPGAベースで実行します。高帯域幅のメモリインタフェースは,層および重みデータのメモリ転送を高速化します。
ディープラーニングプロセッサアーキテクチャ。
コンパイルと展开
ディープラーニングネットワークを,ディープラーニングプロセッサで実行できるよう命令セットにコンパイルします。FPGAに展開し,デバイス上での実際の性能メトリクスをキャプチャしながら予測を実行します。
yolo v2ネットワークのコンパイルコンパイルおよび开
事前构筑済みのビットストリームストリーム使使てて
普及しているfpga开采キットの利用可致なビットをし，fpgaプログラミングでネットワークをプロトタイピングます。
展开用のネットワークの作作作作作者
深度学习工具箱をを使して，オブジェクトの検出ややなどのににディープラーニングの设计，学校，解析を开始ます。また，他のフレームからし。済み済みのネットワークや层层をしのネットワークや层层ししのネットワークやや层层てすることもできます。
FPGAに学习済みののネットワークを展开
学校済みのネットワークのののできたら，部署コマンドを使使，イーサネットまたはjtagインターフェイス経由でディープロセッサをfpgaにプログラムし。次次，编译コマンドを使用して,FPGAを再度プログラムすることなく,準備した学習済みのネットワーク用の命令セットを生成します。
MATLABをを用してボードやインターフェイスをを成し，ネットワークネットワークコンパイルし，fpgaに展开。
MATLABアプリケーションの一部としてFPGAベースの推論を実行
テストテスト，前致理性およびおよび后定理アルゴリズム，fpgaベースのディープラーニング推论含むアプリケーションアプリケーション体をmatlab®で実行します.matlabの単一个コマンド预测コマンドは,FPGA上で推論を実行し,結果をMATLABワークスペースに返します。
FPGA上でディープラーニング推论推论行うmatlabアプリケーションを実行。
FPGA推论のプロファイリング
FPGA上部で予测を実ながら层レベルのレイテンシ测定し，性能のボトルネックを発见し。
MATLABからFPGA上でのディープラーニングネットワークのをプロファイリングプロファイリングプロファイリング。
ネットワーク設計の調整
プロファイルプロファイルを使使使，深层学习工具箱でネットワーク构成を调整ますます。たとえば，ディープネットワークデザイナー使使し，层ディープ追デザイナーて，层层追追，の削除，の削除，または新闻削除を。
ディープラーニングの量化
ディープラーニングネットワークネットワーク固定小数表现に量子化するで，リソースリソース起到ををし.MODEL量化库サポートサポートパッケージパッケージををパッケージパッケージて，精密度とをとてオフを解析ます。
ディープラーニングプロセッサのカスタムカスタムカスタム成
并列スレッド数量最など，ディープラーニングプロセッサを実装。
論理合成可能なRTLの生成
さまざまな套装ワークワークフローデバイスデバイスでデバイスででデバイスデバイスににに，HDL编码器をを使し，ディーディープラーニングプロセッサ助剂合成可なrtlを生成しますなプロト载流量し。。
ディーディープラーニングプロセッサ致原理合成可以なrtlな生成。
統合のためのIPコアの生成
HDL编码器がディープラーニング·プロセッサからrtlを生成する合，SoCリファレンス设计に统合并ための标准インターフェイスを料备たipコアも生成しを。
I / OとAXIインターフェイス間のマッピングを示すターゲットプラットフォームインターフェイステーブル。
