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HDL编码器时钟速率管道,第2部分:优化
这是使用面向场的控制(foc)设计的两部分关于时钟速率管道管道的系列的第二部分,以说明:
- 资源共享如何以额外的延迟为代价减少FPGA DSP切片的使用
- 时钟速率管道如何与资源共享一起工作,以最大程度地减少插入逻辑的延迟
- 如何进一步优化焦点设计的延迟
本系列的第一部分提供了以下介绍性概述:
- 如何模拟金宝app®样本率映射到FPGA时钟率
- 如何使用HDL Coder™与时钟速率管道汇总一起采样来控制优化
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