HDL编码器
FPGAとASIC設計用硬件描述语言(VHDL)コードとVerilogコードの生成
高密度脂蛋白编码器は,MATLAB®関数,金宝app仿真软件®モデル，および状态流®チャートから,移植可能で合成可能なVerilog®コードおよびvhdl.®コードを生成します。生成されたHDLコードは,FPGAプログラミングと，ASICプロトタイピングおよび设计设计使でき。
高密度脂蛋白编码器にはXilinx®, Microsemi®，および英特尔®FPGAのプログラミングを自动化するフローアドバイザーアドバイザーあります。高密度脂蛋白アーキテクチャや実装の設定(49:42),クリティカルパスの強調表示,ハードウェアリソースの使用状況の推定を行うことができます。HDL编码器は、Simulink モデルと、生成された Verilog/VHDL コードの間のトレーサビリティこれ実现します。これこれ，do-254などの标准格式に准拠高级信息アプリケーションのコード検证できます。
详细を见る：
高レベルのハードウェア設計
300年以上のHDL対応仿真软金宝app件ブロック,MATLAB関数,Stateflowチャートから選択して,サブシステムを设计します。设计のハードウェア動作のシミュレート、代替アーキテクチャの調査、合成可能な VHDL または Verilog の生成を行います。
パルス検出アルゴリズムのハードウェアアーキテクチャ
ベンダーに依存しないターゲティング
さまざまな実装ワークフローと,FPGA，ASIC，SOCデバイスで使使使するするするため合成可なrtlを生成します。
あらゆるFPGA、ASIC、またはSoCデバイスに展開可能で,ベンダーに依存せず,効率的で合成可能なRTLを生成
ソースソースモデルと要件要件にリンクれれ，生成HDLコード
ハードウェア开启の高度化
。
ワークフローの初期段階で,連携してハードウェア実装の詳細をアルゴリズムに追加
より最適化されたデザイン
RTLのの安装ににに，さまざまなハードウェアハードウェアと固定し点。高分子合成のは，ロジック，dsp，ramなどデバイスにに效率效率ますますますに效率效率效率マッピングますデバイスリソースにに的的的に
さまざまな包装の选択肢を迅速に検讨
早期検証
ワークフローの初期段階で,デジタル,アナログ,およびソフトウェア機能をシステムレベルでシミュレートし,実装に向けて継続的にモデルを改良し,統合します。テストスイートの管理,テストカバレッジの測定,およびRTL検証を簡単に開始するためのコンポーネントの生成を行います。
高レベルな机能を検证およびデバッグし，rtl検证用のモデル生成
FPGAベースのデバイス
赛灵思公司、英特尔、微笑FPGAおよびSOC.デバイスに効率的にマッピングするRTLを生成します。汎用ボード向けハードウェアサポートパッケージ
FPGAプロトタイプボード上でワイヤレスワイヤレス通信アルゴリズムのテスト
リアルタイムシミュレーションおよびテスト
高密度脂蛋白ワークフローアドバイザーを使用してSpeedgoatなどからプログラム可能なfpgai/ oモジュールをターゲットとし,金宝app仿真软件实时™でシミュレーションを行います。ネイティブ浮動小数点(9:19)高密度脂蛋白コードを生成することで,高精度プロトタイピングのワークフローを簡単に行うことができます。
SpeedGoat FPGA I / OボードをターゲットにHDLワークフローアドバイザーを使使
ワイヤレス通信
実信号,または取得した信号を使用してシステムレベルのアルゴリズムを設計し,ハードウェアアーキテクチャの詳細を追加したり,无线HDL工具箱™のサブシステムやブロックを利用したります。事前事前设定されれソフトウェアソフトウェア线（SDR）プラットフォームまたはカスタムのターゲットハードウェアに展開します。
ワイヤレス通信アルゴリズムのハードウェアアーキテクチャを実装
浮動小数点モーター制御アルゴリズムからHDLを生成
ビデオおよび画像処理
画像処理アルゴリズムのストリーミングハードウェア実装をモデル化する视觉HDL工具箱™ブロックブロックおよびサブシステムから的なrtlを生成します。SoC Blockset™を使用してメモリとソフトウェアトランザクションのレイテンシをモデル化し,アルゴリズムを改良します。
高密度脂蛋白最適化されたビデオおよび画像処理ブロック
边境プラントモデリング
FPGAラピッドコントロールプロトタイピングシステムで実行されている複雑なSimscape™ハードウェアインザループ（HIL）プラントモデルのリアルタイムシミュレーション実行しし。simscape hdlワークフローアドバイザーをを用し，speedgoat fpga i / oモジュール自动的ににします。
speedgoat fpga i / o o / oボードに开するにsimscapeプラントモデルを変换
ハードウェアの設計
ストリーミングデータに対して效率的に机能アルゴリズムを开発し.hdl対応のsimuli金宝appnkブロック，カスタムのmatlab函数ブロック，およびextenflチャートチャート使ししてハードウェアアーキテクチャの详细を设计ししし
浮動小数点から固定小数点へ
固定小数点化は,実装効率のために数値精度がトレードオフします。定点设计师™は，このプロセスの自动化とと役立つの，ネイティブ浮動小数点(9:19)のHDLコード生成では,広いダイナミックレンジを持つ演算の精度が向上します。
固定小数点化を自動化するか,ネイティブ浮動小数点で合成するか,またはそれぞれの組み合わせを使用
プロトタイピングと検証
早期にバグを解消し,ハードウェアがシステムレベルにおける要求に応じて機能するように,シフトレフト検証を適用します。高密度脂蛋白校验™をを用して，matlabやsi金宝appmulinkから直接fpgaプロトタイプをデバッグし，rtl検证を高度化するのコンポーネントを生成します。
高レベルの机能を検证，s金宝appimulinkに接続されたfpgaで生成さたhdlをシミュレートして，モデルを生成
平方根の最適化:
平方英演算から高于数码の小数点HDLを生成
半精度ネイティブネイティブ动小数点：
半精度浮动小数モデル，ターゲットに依存せず，ターゲット论に依存可なrtlコードを生成
サブシステム参照のサポート:
参照されたサブシステム経由でブロックを再利用するモデルからHDLコードを生成
ソフトウェアソフトウェアインターフェイススクリプト生成：
MATLABをを使使て，SOCプラットフォームまたはスタンドアロンfpgaボード上で生成さたipコアをシミュレーションおよび解析
Gigasample-per-second (gsp)の信号処理:
フレームフレームの入力を使するで，HDL最最化さたCIC间引きと，复杂から幅度角度へののスループットを上（DSP系统工具箱が必要）
英特尔®第四的®' Pro版のターゲティング:
汎用的なHDL IPコアの生成,または英特尔の参照設計へのIPコアの統合
これらの机械および対応する关键有关部の详细详细は，リリースノートを参照してください。
