Xilinx FPGAおよびZynq SoC
Xilinxデバイスデバイスでアルゴリズムの，検证，およびプログラミングを行ます。
特点分类の専门家およびハードウェアエンジニアは，matlab®およびs金宝appimulink.®を使用してXilinx®FPGAおよびZynq®SoCデバイス上に展開するためのプロトタイプおよび本番環境アプリケーションを開発します。MATLABと仿真金宝app软件を使用すれば,次のことが可能になります。
- システムレベルでのハードウェアアーキテクチャのモデリング
- コードを記述しないFPGAまたはSoCのプログラミング
- MATLABおよび仿真金宝app软件のツールを使用したFPGAまたはSoCのシミュレーションおよびデバッグ
- 本番環境のFPGAおよびSoC設計の実行
「メカトロニクスシステムののエンジニアとしての私専门はは制御とそのモデルであっててとそのモデルであってませモデルベースデザインではませんベースデザインではんんベースデザインでははんベースデザインではははとととさされてシステムにとするささのててシステムにする私のの洞察洞察やをし私私の洞察洞察洞察やをてて通讯FPGAエンジニアが行行业作业の多种を実行，作业负荷を軽减ます。
Rob Reilink DEMCON
FPGAおよびsocのプログラミングのモデリング
MATLABおよびSI金宝appMULINKををててアーキテクチャをアルゴリズムにこれし。定点量化（30:45）が含まれるため,リソースをより効率的に使用できます。また本机浮点（9:19）コード生成も含まため，fpgaをより简ににできますます。テストとゴールデン·リファレンスアルゴリズムを再利用して，一般の改良点シミュレートしします。
高密度脂蛋白编码器™は,信号処理那ワイヤレス通信那モーターと電力制御,および画像/动态管理などのアプリケーション用に，hdl対応のsi金宝appmulinkおよびmatlab关键词ブロック直接合成可能vhdlまたはverilogを生成します。用于DSP的Xilinx系统发生器およびXilinx模型作曲家は，シミュレーションおよびhdlコード生成のためにブロックと统できるxilinx固できるををsimulinkに追加。金宝app
SOC Blockset™をを使て，メモリの使使スケジューリング/ o / osの影响，ハードウェアアーキテクチャおよびソフトウェアの影响をします。
Xilinx FPGAおよびZynq SoCのプログラミング
高密度脂蛋白编码器では,仿金宝app真软件から直接FPGAまたはSoCをプログラミングする手順が用意されています。コードを書く必要はありません。HDL编码器から、AXI インターフェイスと共に合成可能な VHDL または Verilog を最適化および生成して SoC に接続できます。そこから Embedded Coder を呼び出して、C/C++ を生成し、組み込みプロセッサで実行するソフトウェアをプログラミングします。
嵌入式编码器およびHDL编码器でで用するXilinxFPGA.およびZynq SoCこれデバイスのサポートパッケージがダウンロードできできできにより，Xilinx Vivado合成，配置配置线，およびFPGA/ SOCプログラミング自动化さされれたワークフローは，動画/画像処理那ソフトウェアソフトウェア线などのアプリケーションに対応ますます。
FPGAのシミュレーションとデバッグ
HDL验证器は，matlabおよびsimulinkの金宝appテスト环境を利用してfpga设计を検证します。
削皮(35分)では,导师图形または节奏设计系统のシミュレータで実行されているVerilogまたは硬件描述语言(VHDL)設計に接続されたMATLABまたは仿真软件のテストベンチを自動的に実行できます。金宝app
FPGAインザループシミュレーションは,イーサネット,JTAG,またはpci - express(2:52)経由で,サポートされているXilinx FPGAボードにMATLABまたは仿真软金宝app件のテストベンチを接続します。
AXI Masterインターフェイスインターフェイスとしてのmatlab(40)として使用してデータをfpgaにに信し，内部テストポイントを使使てfpgaをデバッグするための数据抓取（4:09）ロジックを插入します。
本番环境のfpgaおよびsoc设计
特点分类の専门家およびおよびエンジニア，matlabおよびsimulin金宝appkを使てて，ワイヤレス那图像/视频处理（20:59）那电机与功率控制(24:20),およびセーフティクリティカルなアプリケーション向けに,本番環境のFPGAおよびSoCを共同設計しています。
HDL编码器の高レベルの合成の优化(49:42)は，生成さたrtl，モデル，および要件间のトレーサビリティ维持しながら设计の目标达达するするははははは。做- 254のよう函数頼性高级ワークフローで重要です.hdl编码器は，合成可见vhdlおよびverilogに加入て，システムシステム合作にvivado ipインテグレーター単简义にプラグインできるIPコアを生成します。また，HDL验证者はテストベンチ開発をスピードアップするのに役立つ验证模型（5:19）を生成します。
ご不明な点がばば连络ください。
カスタム评価とニーズににた価価，お问い合格ください。
5 g NR無線通信のFPGAへの展開
完全なワークフローについて，ホワイトペーパーをご覧。
