ASICおよびSoC

ASICのアルゴリズムのモデリング,検証,およびプログラミング

特定分野の専門家およびハードウェアエンジニアは,MATLAB®および 金宝app模拟®を使用して,プロトタイピングとASIC設計を行います。MATLABと Simulink を使用すれば、次のことが可能になります。

  • 仕様に関するコミュニケーション不備を排除するためにASICハードウェアに向けてアルゴリズムを改良する
  • 高レベルの抽象度でシステムオンチップの動作をシミュレートする
  • システムレベルのモデルとテストケースを再利用して検証を早期に開始する
  • 製品クオリティのRTLの生成

「金宝appSimulink」環境は、システムレベルのアーキテクチャ探索に理想的です。シミュレーションは、以前のワークフローの 200倍高速です。また 模拟モデルは Cや 高密度脂蛋白コードに簡単に変換できるため、拡張性および再利用性が高まります。」

肯•陈法拉第

专用集成电路の設計のモデリング

硬件架构(8:13)をデジタルアルゴリズムに追加します。これには,定点量化(30:45)が含まれるため,リソースをより効率的に使用できます。また本机浮点(9:19)コード生成も含まれるため、FPGAでのプロトタイプ作成がより簡単に行えます。テストとゴールデン リファレンス・アルゴリズムを再利用して、一連の改良点をシミュレートします。

HDL编码器™は、高密度脂蛋白対応金宝appの 模拟および MATLAB関数ブロックと、状态流®チャートから直接合成可能な硬件描述语言(VHDL)またはVerilogを生成します。初期のFPGAプロトタイピング(20:51)と本番環境の実装のために同じモデルからコードを生成できます。このアプローチにより、ハードウェア設計と検証のワークフローに俊敏性と再利用性が備わります。

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システムオンチップ動作のシミュレーション

実装前にシステムレベルのバグやパフォーマンスの問題を特定して排除するために、デジタル、アナログ、およびソフトウェアの機能性をともに高度な抽象化でモデリングします。SoC Blockset™を使用して、メモリ、内部/外部の接続性、およびスケジューリングと 操作系统の影響をシミュレートします。

金宝app模拟试验™を使用してシステムレベルのテストケースを作成および自動化し、金宝app仿真软件覆盖™を使用して要件を満たすためのメトリクスを報告します。

サブシステムを改良しながら、SoCを継続的に検証することで、プロジェクト全体の等価性と SoCレベルの互換性を確保します。

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検証を早期に開始する

高密度脂蛋白校验™は、MATLABおよび 模金宝app拟のテスト環境を再利用して FPGA設計を検証します。

cosimulation(35分)では、导师图形または Cadence设计系统のシミュレータで実行されている Verilogまたは VHDL設計に接続された MATLABまたは 模拟のテストベンチを自動的に実行できます。金宝app

SystemVerilogシミュレーターでリファレンスモデル,スティミュラス,または高速なシミュレーションモデルとして使用するために,アナログまたはデジタルのモデルをSynopsys对此、节奏设计系统、または导师图形からSystemVerilog DPI(19)コンポーネントとしてエクスポートします。

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本番環境用ASIC設計

特定分野の専門家およびハードウェアエンジニアは,MATLABおよび仿真软金宝app件を使用して,ワイヤレス、ビデオ/画像処理、电机与功率控制(24:20),およびセーフティクリティカルなアプリケーション向けに,本番環境のFPGAおよびSoCを共同設計しています。

幅広いアーキテクチャの選択肢を検討してから,高密度脂蛋白编码器の高レベルの合成の优化(49:42)を使用して,実装の目標を達成します。モデルと要件まで戻ってトレース可能な,可読性の高いRTLを自動的に生成します。高密度脂蛋白编码器は,合成可能で設計のルールに準拠したRTLと共に,SoCへの統合を容易にするためのさまざまなAXI4インターフェイスを生成します。

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