混合信号块集
アナログアナログとミックスドシグナルドシグナルシステムのとと
混合信号块集™，コンポーネントと障害モデル，解析ツール，ミックスドシグナルinの设计検证検证ベンチベンチのの。
PLL，データデータコンバーターなど，さまざまさまざまなレベルの抽象抽象度モデルモデル
さまざまなinのアーキテクチャををできますます。
所定のテストベンチををで，システム性能の検证，测定特性と回路レベルの结果调整してモデリングの性ををできでき。金宝app®。
混合信号块集を用词ことで，ミックスドシグナルコンポーネンとト复雑なアルゴリズム，制御ロジックを同なシミュレーションできできそのできできできますできできできできます设计设计ののチームチームチームがががががががづいづいづいて作物できます。
详细を见る：
PLL设计
フェーズロックドループ（PLL）をシステムレベルで，シミュレーションシミュレーションます。一流的に利用ささアーキテクチャは，整数N型pll（系スケーラを1または2つつ型pll（アキュムn型pll（アキュムフラクショナルまたはまたはモジュレータを使用）などがあります。设计设计のオープン，クローズクローズ特性
フラクショナルn型pll（デルタシグマデルタシグマを使用）。
ADC设计
アナログデジタルデータコンバーター（ADC）をシステムレベルで设计，シミュレーションします。タイミングや量子化のもシミュレーションます。一定的に利用されるアーキテクチャ，フラッシュと逐次比较（sar）のadcです。
SAR ADC（タイムスコープ有些）
构成要素ライブラリ
さまざまさまざまな构要素て使っ，ミックスドシグナルドシグナルを设计でき。扱える扱える成要素はでき。扱える扱える构要素要素，チャージチャージ，ループループ，位相周数量器（PFD），电气仪器（VCO），クロック分量器，サンプリングクロックソースソースです.simscape电气™を利用して，より低い抽象度でアナログできできますます。
PLL构成要素ライブラリ
タイミングの不能性
フィードバックループの立ち上がり/下载时间，有限のスルーレート，および可以时间遅延遅延モデルします。できます。
クロック信号のジッター
VCOの位相ノイズプロファイル。
テストベンチ
PLLのロック时空，位相雑音プロファイル，および动作周波数测定，vco，pfd，チャージポンプなど构ますさらに，acとdcの特征，ADCのアパーチャジッターを测定します。
ADCテストベンチ。
ICシミュレーション环境とのの合并
コシミュレーションコシミュレーション利用するか，もしくはhdl验证器™を利用してsystemverilogモジュール生成すること，システムシステムレベルのミックスドシグナルモデルを设计设计环境で利用できます。システムのデジタルデジタルについては。HDL CODER™をを使っ，合成可なHDLコードを生成できます。
韵律®Virtuoso.®AMS Designerとのコシミュレーション。
d / aコンバーター
バイナリ重み付けdacと关键词测定およびテストベンチブロックのの
データデータコンバーターでのの非形性形性
inldnl.关键词
pllでの位相ノイズ测定
Phasenoisemeasure关节の
これらの机械および対応する关键有关部の详细详细は，リリースノートを参照してください。
