Vision HDL工具箱
FPGAおよびASIC向け向けののの定理,ビデオ,コンピュータービジョンのシステムを设计する
Vision HDL Toolbox™には,FPGAおよびASICでビジョンシステムを设计,包装するためのピクセルストリーミングがツールれはいますアルゴリズムこのツールボックスにははますがな种类のインターフェイスインターフェイスするフレームな种类のインターフェイスインターフェイスするするサイズな种类のインターフェイスインターフェイスするフレームフレームもささいいますますいいますますます。
ツールボックスにより提供されるアルゴリズム,可以のある,合成が可なvhdl®およびverilog.®コードを生成するように设计れてます(HDL编码器ををいますます(HDL编码器をを用)。生成されHDLコードは,最大8k解像度のサイズ高于フレーム(HFR)ビデオビデオfpga上行动作确认済みです。
ツールボックスの机械は,matlab®关节,System对象™とsimulink金宝app®ブロックとして提供されます。
始める:
自动运転
车辆线検出,道路道路穴検出,およびステレオ视差计算等,hdlコード生成可以なシステムで,自动运転システム构筑を开放できます。
カメラパイプライン
ノイズ除去,ガンマガンマ正,およびヒストグラム装配の例例をてて,画像调整ハードウェアの开口を开始でき。
ハードウェアハードウェアアクセラレーションによる画像画像画像
変换,HDL编码器をののの画像ますの效率效率ハードウェアますの效率,HDL编码器を。
マルティプルマルティプルピクセルパークロッククロックのの
4または8ピクセルのパラレルを指定た4k,8kまたはfpgaクロックレート高フレームレートのビデオををします。基于ますなるハードウェア装备は自动的に更ハードウェアれ,指定された性のあるシミュレーションコード生成をサポートます。
组み込み组み込みのハードウェアデータデータデータ
Vision HDL Toolboxブロックブロック使使して,制御信号,关联性领域(roi)ウィンドウ,ラインバッファーなどのストリーミング入データデータ自动的ににできます.hdl编码器をを使。HDL编码器ををして,モデル化およびシミュレーション制御制御能vhdlまたはverilogのrtlを生成できます。
フレームとピクセル変换
。
matlabおよびsi金宝appmulinkによる検证例とテンプレート
图像处理工具箱TM值および电脑视觉工具箱TM值のアルゴリズムとテストを使てハードウェアハードウェア装ををハードウェアハードウェア検证ををびび。
HDLとFPGAのコシミュレーション
HDL Verifier™をを用し,matlabまたはsi金宝appmulinkテスト环境接続ささたrtlシミュレーションまたはfpga开発キット使しハードウェアサブシステムをししますますますますますますますますますますますますますしししし
ライブビデオビデオ力によるプラットフォームプロトプロトタイプ作作作作作者
Xilinx的计算机视觉系统工具箱支持包金宝app®Zynq.®基于硬件ををし,HDL编码器および嵌入式编码器®〖matlab〗Simulink実金宝app装からコード生成し,画像致理性アプリケーションアプリケーションプロトを作物。
制品への开开
HDL编码器をを使て,ハードウェアハードウェアサブシステムモデルからターゲットに依存高品质のrtlおよびaxiインターフェイスを生成できます。
FPGA包装向け向け原理
この5部构成のシリーズでで,主主なを绍介,プロトタイピングおよび流产のためビジョンをfpgaにに装备
コーナーコーナー器ブロックおよび系统对象
FASTアルゴリズムアルゴリズム用力て特徴を検知
パディングなしのラインバッファー
ラインバッファーメモリを使使用するブロックでパディングを追追ないようオプションを指定
サイズ変更の例
指定指定したファクターファクターで画像フレームをサイズ小
外部メモリ
外部メモリメモリでフレームフレームバッファーがなビジョンビジョンアルゴリズムモデルモデルモデルするについてについてについて(SoC Slocksetがが)
Xilinx Zynqベースベースののハードウェアでコンピューターコンピューターコンピューター
Avnet FMC-HDMI-CAMモジュールでZynq UltraScale + MPsocをターゲットに
雾除去の例
かすんだかすんだ画像を强强强し明显さを改善
これらの机械および対応する关键相关数目のについてリリースノートを参照してください。
FPGA包装向け向け原理
この5部构成のシリーズでで,主主なを绍介,プロトタイピングおよび流产のためビジョンをfpgaにに装备