高密度脂蛋白验证器
高密度脂蛋白シミュレーターおよびFPGAボードを使用して硬件描述语言(VHDL)をテストして検証
HDL Verifier™により，FPGA，ASIC，およびSoC向けのverilog®とvhdl.®をテストして検証することができます。高密度脂蛋白シミュレーターとのコシミュレーションを使用して,MATLAB®または仿金宝app真软件®でで実さに対してベンチベンチベンチベンチベンチベンチベンチ検证検证検证検证検证検证することができますこれらのテストベンチをますますのテストベンチをますおよびおよびおよびベンチベンチベンチ発しおよびおよびテストベンチ発発てしてててててて
HDL验证器は，Xilinx®および英特尔®ボードでのFPGA実装をデバッグしてテストするツールを提供します。MATLABを使用して、ハードウェアでの設計のテストのため、メモリマッピング済みレジスタの読み込みおよび書き込みを行うことができます。プローブを設計に取り入れ、可視化と解析のため内部信号を MATLAB にアップロードするトリガー条件を設定することができます。
HDL验证器は，通用验证方法（UVM）テストテストベンチなどのの検证ベンチで使使使をモデルをモデルをををををますますモデルモデルはますますモデルますますますますますはますますますははdirect direct direct direct direct direct direct direct direct direct direct direct direct direct direct direct direct direct direct direct direct directdirectををdirectサポートするするをするするするするシミュレーターシミュレーターネイティブサポートサポートするするするするれれ
开始:
システム設計をデバッグおよび検証
MATLABおよび仿真金宝app软件でシステムテストベンチとゴールデンリファレンスモデルを使用し,Verilogまたは硬件描述语言(VHDL)コードが機能仕様を満たしていることを検証します。节奏®尖锐®およびxcelium™シミュレーターまたは导师图形®MODELEIM®および,®シミュレーター备えたmatlabまたはsimu金宝applinkを使使用しし设计を検证し。
HDLコシミュレーションによるsi金宝appmulinkモデルモデルの
既存のHDLコードを統合
システムレベルのシミュレーションのために,レガシHDLコードまたはサードパーティのHDLコードをMATLABアルゴリズムまたは仿真软件モデル金宝appに組み込みます。コシミュレーションウィザードを使用して,Verilogまたは硬件描述语言(VHDL)コードを自動的にインポートして导师图形または节奏のHDLシミュレーターに接続します。
コシミュレーションウィザードを使用した硬件描述语言(VHDL)またはVerilogのインポート
HDLコードカバレッジを测定する
导师图形および节奏HDLシミュレーターでコードカバレッジ解析ツールおよび対話型ソースデバッガーの結果を使用し,仿真软件でテストベンチを評価および改善し金宝appます。対話型テストを実行するかスクリプトを作成して,バッチシミュレーションを実行します。
コシミュレーションでのコードカバレッジ統計の取得
UVMコンポーネント生成
完全な通用验证方法(UVM)テストベンチを仿真软件モデルから生成します。金宝appUVMシーケンス,スコアボード,およびテスト対象の設計(DUT)などの検証コンポーネントを生成し,量産用テストベンチに取り入れます。
机械検证用のuvm环境
SystemVerilog DPIコンポーネントの生成
MATLAB関数または仿真金宝app软件サブシステムからSystemVerilog DPIコンポーネントを,SynopsysVCS®,节奏门齿またはXcelium,および导师图形ModelSimまたは,などの機能検証環境で使用する動作モデルとして生成します。
SystemVerilogコンポーネントコンポーネント生成
SystemVerilogアサーション
金宝appsimulinkモデル内でアサーションネイティブなsystemverilogアサーションアサーション生成します。生成されたアサーション使环境全でで动作のに全性があるを确认ししししししししししし确认しししししししししますますますますますしししし
断言ブロックからのコードの生成
FPGAインザループテスト
MATLABまたは仿真金宝app软件で実行されるシステムテストベンチを使用し,FPGAボード上で実行されているHDL実装をテストします。ホストコンピューターを以太网,JTAG,またはPCI Express®経由でXilinx，英特尔®，および微笑®のfpgaボードボード自动的ににます。
FPGAボードでのfpgaインザループ検证の実行
FPGAデータの取得
FPGAで実行されている設計から高速信号を取得し,表示および解析のためにMATLABに自動的に読み込みます。設計全体の信号を解析し,期待される動作の検証または異常の調査を行います。
解析のための信号のおよびmatlabへの読み込み
読み取り/书籍メモリアクセス
MathWorksからFPGA設計にIPコアを挿入して,JTAG,以太网,またはPCI Express経由でMATLABからボード上のメモリ位置にアクセスします。AXIレジスタに対して読み取り書き込みアクセスを実行してFPGAアルゴリズムをテストし,MATLABとボード上のメモリ位置との間で大きい信号またはイメージファイルを転送します。
MATLABからのボード上のメモリ位置へのアクセス
HDLコシミュレーションの自动化
HDL编码器によって生成されたverilogまたはvhdlコードの自动検证をhdlワークフローアドバイザーツール直接実ししし。
高密度脂蛋白ワークフローアドバイザーを使用したHDLコシミュレーションモデルの生成
FPGAテストの自動化
Xilinx、英特尔、およびMicrosemiの開発ツールと統合してFPGAビットストリームを生成し,MATLABまたは仿真软件でテスト金宝appベンチからハードウェア検証を実行します。金宝app仿真软件モデルにテストポイントを追加し,表示と解析のために信号を取得してMATLABに読み込みます。
HDLワークフローアドバイザーを使使たfpgaインザループモデル生成
SystemVerilog DPIテストベンチ
HDLコード生成中にSi金宝appmulinkモデルからSystemVerilogテストテストベンチ生成し.Synopsys VCS，Cadence IncisiveまたはXcelium，导师图形模型またはQuesta，およびXilinxVivadoシミュレーターなどのHDLシミュレーターででベンチを使し，生成さたたverilogまたはvhdlコードを検证ますます。
高密度脂蛋白编码器を使用したDPIコンポーネントの生成
バーチャルプロトタイプ
TLM 2.0インターフェイスで,バーチャルプラットフォームのシミュレーションに使用するSystemCバーチャルプロトタイプモデルを生成します。
金宝app仿真软件モデルからのバーチャルプラットフォーム実行可能ファイルの作成
IP-XACTのサポート
IP-XACT™XMLファイルをインポートして，生成したのtlmインターフェイスインターフェイスカスタマイズします.tlmジェネレータージェネレーター使ます金宝appます，simulinkと生成さたtlmコンポーネント生成さたtlmコンポーネントのののマッピングががたip-xactファイル生成します。
金宝app仿真软件モデルからのIP-XACTファイルの生成
