主要内容

深度学习处理器IP核的系统集成

使用HDL Coder™和深度学习HDL Toolbox™生成深度学习(DL)处理器IP核。将生成的深度学习(DL)处理器IP核集成到您的系统设计中，手动或使用HDL Coder和IP核生成工作流

您可以通过以下方式将深度学习处理器IP核集成到您的系统中:

  • 生成和集成DL处理器IP核-使用深度学习HDL工具箱生成一个通用的深度学习处理器IP核。生成的深度学习处理器IP核是具有标准AXI4接口的通用HDL Coder IP核。您可以将生成的通用DL IP核集成到Vivado中®或第四的®设计。

    通过以下方法加速将生成的DL处理器IP核集成到系统设计中:

    • 读取生成的IP核报告中的AXI4寄存器映射。AXI4寄存器支持MATLAB®或其他AXI4 Master设备来控制和编程DL处理器IP核。

    • 使用编译器生成的外部内存缓冲区分配。

    • 格式化输入和输出外部内存数据。

    手动集成通用DL处理器IP核

  • 基于DL处理器IP核集成的参考设计-使用深度学习HDL工具箱生成通用的深度学习处理器IP核。通过使用HDL Coder将生成的深度学习处理器IP核集成到您的定制参考设计中。看到创建一个自定义硬件平台(高密度脂蛋白编码器)．可以在Simulink中设计DUT的预处理和后处理逻辑金宝app®或MATLAB，使用HDL Coder IP核生成工作流，将预处理和后处理逻辑与深度学习处理器集成。

    基于深度学习处理器IP核集成参考设计

    使用MATLAB在深度学习处理器IP核上运行您的定制深度学习网络，并从您的集成系统设计中检索深度学习网络预测结果。

功能

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dlhdl。工作流 配置深度学习神经网络部署流程
编译 编译工作流对象
部署 将指定的神经网络部署到目标FPGA板上
预测 对部署的网络进行推理，并对部署在指定目标设备上的神经网络进行速度分析
hdlcoder。ReferenceDesign 参考设计注册对象，描述SoC参考设计
registerDeepLearningMemoryAddressSpace 为参考设计添加内存地址空间
registerDeepLearningTargetInterface 添加并注册目标接口
validateReferenceDesignForDeepLearning 检查参考设计对象中的属性值

主题

生成并集成DL处理器IP核

基于DL处理器IP核集成的参考设计