教程

• 创建与HDL兼容的Simulink模型金宝app
  

  创建模型并检查HDL代码生成的兼容性。

• 从Simulink模型生成HDL代码金宝app
  

  从Simulink模型生成VHDL和Verilog代码。金宝app

• 验证从Simulink模型生成的HDL代码金宝app
  

  生成HDL测试台以验证VHDL或Verilog代码。

• 基于Simulink模型的HDL代码生成和FPGA综合金宝app
  

  在目标FPGA上生成代码并合成Simulink设计。金宝app

关于HDL代码生成

• 基本HDL代码生成工作流
  

  从MATLAB和Simulink算法生成HDL代码和FPGA合成的工作流程。金宝app

• HDL编码器中时钟束信号的产生
  

  HDL编码器如何在HDL代码中生成时钟、复位和时钟启用信号。

特色实例

基于MATLAB的基本HDL代码生成与FPGA综合

创建HDL编码器™ 项目，为您的MATLAB设计生成代码，并合成HDL代码。在本例中，您可以：

开放脚本

基于MATLAB和Simulink的HDL代码生成系统设计金宝app

从MATLAB®设计生成MATLAB功能块，用于Simulink®中的系统仿真、代码生成和FPGA编程。金宝app

开放脚本

视频

HDL编码器概述
使用HDL编码器为FPGA和ASIC设计生成VHDL和Verilog代码

使用Simu金宝applink在FPGA或ASIC上部署MATLAB算法
了解如何通过Simulink、定点设计器获取MATLAB DSP算法™, 和HDL编码器，并以FP金宝appGA或ASIC为目标