速度和面积优化

通过资源共享、流、管道、RAM映射、循环优化进行改进

对于目标硬件，使用速度和面积优化生成满足时间和面积要求的HDL代码。区域优化减少了设计的资源使用。速度优化可提高设计在目标FPGA上的时序，以便通过优化关键路径以更高频率运行设计。要了解有关HDL Coder™中每种类型优化的更多信息，请参见速度和区域优化在HDL编码器．