用于Xilinx的HDL验证金宝app器™支持包®FPGA板包含FPGA在环(FIL)仿真的板定义文件与HDL验证器,并支持Xilinx FPGA和Zynq金宝app®SoC董事会。用FIL仿真,用MATLAB®或仿真金宝app软件®在实际硬件中测试任何现有HDL代码的设计。FPGA数据捕获支持可以让您在Xil金宝appinx FPGA或Zynq SoC上运行设计时,在MATLAB中观察设计信号。使用MATLAB AXI Master IP,您可以使用MATLAB从板上内存位置读取或写入。
安装硬件支持,更新固件,配置硬件连金宝app接
FPGA硬件验证
从现场FPGA捕获信号数据
从MATLAB或Simulink访问FPGA板上的AXI从存储器金宝app