主要内容
Vision HDL工具箱
用于FPGA和ASIC的设计图像处理，视频和计算机视觉系统
Vision HDL Toolbox™为FPGA和ASIC的视觉系统的设计和实现提供了像素流媒体算法。它提供了一个设计框架，支持各种接口类型，帧大小和帧速率。金宝app工具箱中的图像处理，视频和计算机视觉算法使用适合HDL实现的架构。
工具箱算法旨在在VHDL中生成可读，可综合的代码®和verilog.®（使用HDL Coder™）。生成的HDL代码是FPGA的帧大小最多8K分辨率和高帧速率（HFR）视频。
工具箱功能可用作MATLAB®函数，系统对象和Simulink金宝app®块。
开始
了解Vision HDL工具箱的基础知识
视频格式和接口
在基于帧的视频和像素流之间进行转换
HDL优化算法设计
选择用于流式视频处理的块或系统对象
HDL代码生成和部署
使用HDL编码器生成HDL码，使用HDL Verifier™，使用硬件支持包进行原型金宝app
您还可以从以下列表中选择一个网站：
