指定子系统的模型生成HDL代码。有关更多信息,请参见产生高密度脂蛋白。

指定是否要生成硬件描述语言(VHDL)或Verilog代码。有关更多信息,请参见语言。

指定一个路径生成的文件和HDL代码写入。有关更多信息,请参见文件夹。

指定目标的合成工具生成的HDL代码作为特征向量。有关更多信息,请参见合成工具。

指定目标设备合成工具芯片家族作为特征向量。有关更多信息,请参见家庭。

指定目标设备合成工具设备名称作为特征向量。有关更多信息,请参见设备。

指定目标设备合成工具软件包名称作为特征向量。有关更多信息,请参见包。

目标设备指定合成工具速度值作为特征向量。有关更多信息,请参见速度。

指定目标MHz频率作为特征向量。有关更多信息,请参见目标频率参数。

指定是否启用延迟平衡模型。有关更多信息,请参见平衡延迟。

位,指定所需的最小RAM大小映射到公羊,而不是寄存器。有关更多信息,请参见内存映射阈值(位)。

指定是否在生成的地图流水线寄存器HDL代码块FPGA的公羊。有关更多信息,请参见管道延迟映射到内存。

指定是否将延迟块有非零初始值延迟街区有一个零初始值。有关更多信息,请参见将非零初始值延迟。

分区乘数在设计基于阈值。阈值必须是一个正整数的值,N。有关更多信息,请参见乘数分区阈值。

有关更多信息,请参见删除未使用的端口。

文本文件生成一个多周期的路径约束。有关更多信息,请参见Register-to-register路径信息。

生成一个enable-based多周期的文件路径约束。有关更多信息,请参见Enable-based约束。

指定是否优先考虑分布式流水线优化数值完整性或性能。有关更多信息,请参见分布式流水线优先。

应用分层分布式流水线跨层次结构优化的模型将延迟。有关更多信息,请参见分层分布式流水线。

分发设计延迟你的模型。有关更多信息,请参见保存设计延误。

使用合成时间估计分布式流水线更精确地反映组件功能在硬件如何更好的分配管道,增加目标设备的时钟速度。有关更多信息,请参见使用合成估计分布式流水线。

插入管道寄存器时钟频率或数据率。有关更多信息,请参见时钟频率流水线。

使时钟频率为DUT流水线港口。有关更多信息,请参见允许时钟频率流水线DUT输出端口。

在你的设计中插入自适应管道寄存器。有关更多信息,请参见自适应流水线。

使用资源共享优化分享蛇在你的设计。有关更多信息,请参见分享方案。

最小的一个共享的加法器进行资源共享优化,指定为一个正整数。有关更多信息,请参见加法器共享最低进行重构。

在设计中使用资源共享优化分享乘数。有关更多信息,请参见分享乘数。

最小的共享乘数进行资源共享优化,指定为一个正整数。有关更多信息,请参见乘数共享最低进行重构。

最小的字代码生成器促进共享与其他因子的乘数。有关更多信息,请参见乘数推广阈值。

使用资源共享优化分享Multiply-Add在你的设计。有关更多信息,请参见分享乘数。

最低进行共享Multiply-Add块的资源共享优化,指定为一个正整数。有关更多信息,请参见Multiply-Add块共享最低进行重构。

使用资源共享优化分享原子子系统在你的设计。有关更多信息,请参见共享子系统。

使用资源共享优化分享MATLAB函数在你的设计。有关更多信息,请参见分享MATLAB函数块。

使用资源共享优化分享浮点IPs在你的设计。有关更多信息,请参见分享浮点IPs。

有关更多信息,请参见浮点IP库。

生成一个可跟踪性报告,为从code-to-model和导航模型到代码的超链接。有关更多信息,请参见生成可跟踪性报告。

生成一个可跟踪性报告,从每一行或超链接的评论显示的代码块用于导航code-to-model和模型到代码的。有关更多信息,请参见可追溯性风格。

生成一个资源利用率报告显示硬件资源的数量,生成的HDL代码使用。有关更多信息,请参见生成资源利用率报告。

生成一个优化报告显示优化的效果如流,共享和分布式流水线。有关更多信息,请参见生成优化报告。

生成的web视图模型的代码生成代码和模型之间的报告很容易导航。有关更多信息,请参见生成模型的Web视图。

指定是否使用同步或异步复位HDL代码生成。有关更多信息,请参见重置类型。

指定是否使用一个高电平复位输入信号或校验断言级别。有关更多信息,请参见重置断言水平。

时钟输入端口名称指定为一个特征向量。有关更多信息,请参见时钟输入端口。

时钟使输入端口名称指定为一个特征向量。有关更多信息,请参见时钟允许输入端口。

复位输入端口名称,指定为一个特征向量。

有关更多信息,请参见复位输入端口。

指定生成的HDL代码的时钟上升沿活跃。有关更多信息,请参见时钟边缘

指定是否要生成单个或多个时钟输入在HDL代码。有关更多信息,请参见时钟输入。

全球过采样时钟的频率,指定为一个整数模型的基准利率的倍数。有关更多信息,请参见过采样因子。

指定注释行生成的高密度脂蛋白和试验台的头文件。有关更多信息,请参见评论标题。

指定生成的Verilog文件的文件扩展名。有关更多信息,请参见Verilog文件扩展名。

指定生成的硬件描述语言(VHDL)文件的文件扩展名。有关更多信息,请参见硬件描述语言(VHDL)文件扩展名。

指定后缀作为特征向量,解决重复实体或模块的名字。有关更多信息,请参见实体冲突后缀。

包文件的后缀名称指定为一个特征向量。有关更多信息,请参见包后缀。

有关更多信息,请参见保留字后缀。

有关更多信息,请参见分割实体和架构。

有关更多信息,请参见分割实体文件后缀。

有关更多信息,请参见分裂拱文件后缀。

有关更多信息,请参见硬件描述语言(VHDL)架构名称。

监测过程的后缀名称指定为一个特征向量。有关更多信息,请参见监测过程后缀部分时钟设置和时间控制器后缀参数。

有关更多信息,请参见复杂的虚部后缀在复杂信号后缀参数。

有关更多信息,请参见复杂的实数部分后缀在复杂信号后缀参数。

前缀为内部时钟实现和控制流实现信号,指定为一个特征向量。有关更多信息,请参见时钟使设置和参数。

为每一个模块或指定一个前缀HDL代码生成的实体名称。高密度脂蛋白编码器™也同样适用这个前缀生成脚本文件的名字

有关更多信息,请参见ModulePrefix在特定于语言的标识符和后缀参数。

有关更多信息,请参见时间控制器后缀在时钟设置和时间控制器后缀参数。

有关更多信息,请参见管道后缀。

有关更多信息,请参见硬件描述语言(VHDL)库名称。

有关更多信息,请参见生成模型引用到一个单一的硬件描述语言(VHDL)代码库。

有关更多信息,请参见块生成标签。

有关更多信息,请参见输出生成标签。

有关更多信息,请参见实例生成标签。

有关更多信息,请参见实例后缀。

有关更多信息,请参见实例的前缀。

有关更多信息,请参见向量的前缀。

有关更多信息,请参见映射文件后缀。

硬件描述语言(VHDL)的输入可以有“std_logic_vector”或“签署/无符号”数据类型。Verilog输入必须“线”。

有关更多信息,请参见输入和输出端口和时钟使输出类型参数。

硬件描述语言(VHDL)输出可以输入数据类型一样的,“std_logic_vector”或“签署/无符号”。Verilog输出必须“线”。

有关更多信息,请参见输入和输出端口和时钟使输出类型参数。

时钟使输出端口名称,指定为一个特征向量。

有关更多信息,请参见时钟使输出端口。

有关更多信息,请参见减少时钟使和复位信号参数。

有关更多信息,请参见减少时钟使和复位信号参数。

有关更多信息,请参见使用触发信号作为时钟。

有关更多信息,请参见使高密度脂蛋白DUT端口生成测试点。

有关更多信息,请参见使用触发子系统HDL代码生成。

有关更多信息,请参见Scalarize港口。

有关更多信息,请参见表示常量值总量。

有关更多信息,请参见内联MATLAB功能块的代码。

有关更多信息,请参见初始化所有内存块。

有关更多信息,请参见内存架构。

有关更多信息,请参见无重置寄存器初始化。

有关更多信息,请参见减少中间信号。

有关更多信息,请参见在硬件描述语言(VHDL)展开为能够生成循环代码。

有关更多信息,请参见从蒙面子系统生成参数化HDL代码。

有关更多信息,请参见枚举类型编码方案。

有关更多信息,请参见索引Scalarized端口命名。

有关更多信息,请参见对寄存器使用“rising_edge / falling_edge”风格。

有关更多信息,请参见嵌入式硬件描述语言(VHDL)配置。

有关更多信息,请参见连接类型安全零。

指定是否要生成的HDL代码混淆。有关更多信息,请参见生成混淆HDL代码。

指定是否要生成代码和硬件描述语言(VHDL)构造记录类型总线信号在设计测试(DUT)接口和不同子系统级接口。有关更多信息,请参见为总线生成记录类型。

有关更多信息,请参见优化定时控制器

有关更多信息,请参见定时控制器的体系结构

有关更多信息,请参见自定义文件头的评论。

有关更多信息,请参见自定义文件页脚评论。

有关更多信息,请参见发出时间/日期戳在头在RTL注释参数。

有关更多信息,请参见包括需求块注释。

有关更多信息,请参见用Verilog时间表指令。

有关更多信息,请参见Verilog时间表规范。

指定生成的HDL代码必须符合行业编码标准的指导方针。有关更多信息,请参见选择编码标准和报告选项参数。

编码标准定制对象时使用的行业编码标准生成HDL代码。有关更多信息,请参见hdlcoder.CodingStandard。

有关更多信息,请参见生成的模型。

有关更多信息,请参见验证模型。

有关更多信息,请参见前缀为生成模型的名字。

有关更多信息,请参见后缀为验证模型的名字。

有关更多信息,请参见布局风格。

有关更多信息,请参见汽车信号路由。

有关更多信息,请参见内嵌水平扩展。

有关更多信息,请参见内嵌垂直扩展。

指定是否在您的设计强调反馈循环。有关更多信息,请参见强调反馈循环抑制延迟平衡和优化。

为时钟频率流水线优化指定是否突出障碍。有关更多信息,请参见突出街区抑制时钟频率流水线。

有关更多信息,请参见突出街区抑制分布式流水线。

有关更多信息,请参见检查名称冲突在黑盒接口。

有关更多信息,请参见检查存在实数HDL代码生成。

指定是否要生成HDL代码,或者只显示生成的模型,生成和显示HDL代码生成的模型。有关更多信息,请参见生成HDL代码部分代码生成输出参数。

生成HDL代码模型。有关更多信息,请参见生成HDL代码部分代码生成输出参数。

有关更多信息,请参见生成EDA脚本。

有关更多信息,请参见编译初始化。

有关更多信息,请参见编译终止。

有关更多信息,请参见编译文件后缀。

Verilog编译命令,指定为一个特征向量。的SimulatorFlags名称-值对将指定第一个参数和模块名称指定第二个参数。

有关更多信息,请参见编译命令Verilog。

硬件描述语言(VHDL)编译命令,指定为一个特征向量。的SimulatorFlags名称-值对将指定第一个参数,实体名称指定第二个参数。

有关更多信息,请参见编译命令硬件描述语言(VHDL)。

有关更多信息,请参见选择高密度脂蛋白线头工具。

高密度脂蛋白线头初始化的名字,指定为一个特征向量。缺省值是来自HDLLintTool名称-值对。

有关更多信息,请参见线头初始化。

高密度脂蛋白线头命令,指定为一个特征向量。缺省值是来自HDLLintTool名称-值对。

有关更多信息,请参见线头命令。

高密度脂蛋白线头终止,指定为一个特征向量。缺省值是来自HDLLintTool名称-值对。

有关更多信息,请参见线头终止。

有关更多信息,请参见选择合成工具。

高密度脂蛋白合成命令,指定为一个特征向量。缺省值是来自HDLSynthTool名称-值对。

有关更多信息,请参见合成的命令。

高密度脂蛋白合成脚本文件名后缀,指定为一个特征向量。缺省值是来自HDLSynthTool名称-值对。

有关更多信息,请参见合成文件后缀。

高密度脂蛋白合成脚本初始化,指定为一个特征向量。缺省值是来自HDLSynthTool名称-值对。

有关更多信息,请参见合成初始化。

终止高密度脂蛋白合成脚本的名称。缺省值是来自HDLSynthTool名称-值对。

有关更多信息,请参见合成终止。