在MATLAB外部设置一个可写的工作文件夹®安装文件夹以存储将在您完成教程工作时生成的文件。本教程的说明假设您创建了这个文件夹hdlfilter_tutorials
在驱动器C。
本节假设您熟悉MATLAB用户界面和过滤器设计器。以下说明指导您通过使用滤波器设计器设计和创建基本FIR滤波器的过程:
启动MATLAB软件。
将当前文件夹设置为在其中创建的文件夹为教程文件创建一个文件夹.
输入。启动筛选器设计器filterDesigner
命令在MATLAB命令窗口。出现“筛选器设计与分析工具”对话框。
在过滤器设计和分析工具对话框中,检查以下过滤器选项是否已设置:
选项 | 价值 |
---|---|
响应类型 | 低通滤波器 |
设计方法 | 冷杉Equiripple |
过滤器订单 | 最低订购量 |
选项 | 密度的因素:20. |
频率的规范 | 单位: Fs: 成就: Fstop: |
大小规格 | 单位: apas: Astop: |
这些设置用于筛选器设计器为您创建的默认筛选器设计。如果您不需要更改过滤器,并且设计滤波器是灰色的,你做完了可以跳到数字转换过滤器.
如果修改了步骤4中列出的选项,请单击设计滤波器.筛选器为指定的设计创建筛选器,并在任务完成时在筛选器状态栏中显示以下消息。
设计滤波器……完成
有关使用筛选器设计筛选器的更多信息,请参阅DSP系统工具箱™文档。
您必须量化用于HDL代码生成的过滤器。为了量化滤波器,
打开创建的基本FIR滤波器设计在滤波器设计器中设计FIR滤波器.
点击“设置量化参数”按钮在左侧工具栏中。筛选器设计器显示过滤算法菜单在其对话框的下半部分。
选择定点
从过滤算法列表。然后选择指定所有
从过滤精度列表。过滤器设计器在其对话框的下半部分显示量化参数的三个选项卡面板中的第一个。
使用量化选项来测试各种设置对量化滤波器的性能和精度的影响。
量化参数设置如下:
选项卡 | 参数 | 设置 |
---|---|---|
系数 | 分子字长 | 16 |
Best-precision部分长度 | 选择 |
|
使用无符号表示 | 清除 |
|
缩放分子系数以充分利用整个动态范围 | 清除 |
|
输入/输出 | 输入单词长度 | 16 |
输入部分长度 | 15 |
|
输出字长 | 16 |
|
过滤器内部 | 舍入模式 | 地板上 |
溢出模式 | 饱和 |
|
Accum.字长 | 40 |
点击应用.
有关使用滤波器设计器量化滤波器的更多信息,请参阅DSP系统工具箱文档。
量化过滤器之后,就可以配置编码器选项并为过滤器生成VHDL代码了。本节将指导您启动Filter Design HDL Coder™UI,设置选项,并为您设计和量化的基本FIR滤波器生成VHDL代码和测试台在滤波器设计器中设计FIR滤波器和数字转换过滤器.
通过选择启动Filter Design HDL Coder UI目标>产生高密度脂蛋白在“筛选设计器”对话框中。筛选器显示“生成HDL”对话框。
找到Filter Design HDL Coder联机帮助。
在MATLAB窗口中,单击帮助按钮,或单击帮助>产品帮助.
在内容面板的帮助浏览器,选择滤波器设计HDL编码器条目。
最小化帮助浏览器。
在“生成HDL”对话框中,单击帮助按钮。这时会打开一个上下文相关的小帮助窗口。窗口显示对话框的信息。
关闭帮助窗口。
将光标放在文件夹标签或文本框目标窗格,然后右击。一个这是什么?按钮出现。
点击这是什么?上下文相关的帮助窗口显示描述文件夹选择。配置生成的HDL代码的内容和样式,在工作时使用上下文敏感的帮助来获取更多信息。每个选项都有一个帮助主题。
在的名字的文本框目标窗格中,将默认名称替换为basicfir
.此选项命名VHDL实体和包含过滤器的VHDL代码的文件。
选择全局设置选项卡。然后选择一般选项卡的附加的设置部分的UI。类型基本FIR滤波器
在评论标题文本框中。编码器将注释添加到每个生成文件的头注释块的末尾。
选择港口选项卡的附加的设置部分的UI。
更改输入和输出端口的名称。在输入端口文本框、替换filter_in
与data_in
.在输出端口文本框、替换filter_out
与data_out
.
的复选框清除添加输入寄存器选择。的港口窗格现在看起来如下所示。
单击试验台选项卡中的“生成HDL”对话框。在文件名称文本框中,将默认名称替换为basicfir_tb
.该选项为生成的测试台文件命名。
点击生成启动代码生成过程。
编码器在MATLAB命令窗口中显示消息,因为它生成过滤器和测试台VHDL文件:
### start VHDL code generation process for filter: basicfir开始生成basicfir VHDL实体###开始生成basicfir VHDL架构### HDL延迟是2个样本### #成功完成VHDL代码生成过程的过滤器:basicfir ### #开始生成VHDL测试平台### ##完成生成输入刺激###3429个样本长度。###生成测试台:C:\hdlfilter_tutorials\hdlsrc\basicfir_tb。vhd ###请稍候…###完成VHDL测试平台的生成
如消息所示,编码器创建文件夹hdlsrc
在当前工作文件夹下放置文件basicfir.vhd
和basicfir_tb.vhd
在那个文件夹。
注意,这些消息包括到生成的代码和测试台文件的超链接。通过单击这些超链接,您可以直接在MATLAB编辑器中打开代码文件。
生成的VHDL代码具有以下特点:
硬件描述语言(VHDL)实体命名basicfir
.
当复位信号高电平(1)时使用异步复位的寄存器。
端口的名称如下:
硬件描述语言(VHDL)端口 | 的名字 |
---|---|
输入 | data_in |
输出 | data_out |
时钟输入 | clk |
时钟允许输入 | clk_enable |
复位输入 | 重置 |
用于处理过滤器输出的额外寄存器。
时钟输入,时钟使能输入,和复位端口的类型STD_LOGIC
数据输入和输出端口类型STD_LOGIC_VECTOR
.
系数是命名多项式系数
,在那里n
n
是系数,从1开始。
当0被连接时使用类型安全表示:' 0 ' & ' 0 '
…
寄存器是用语句生成的if clk'event AND clk='1' THEN
而不是与rising_edge
函数。
后缀“_process”
附加到进程名。
生成的测试台:
是一个可移植的VHDL文件。
强制时钟,时钟使能,并重置输入信号。
强制时钟使输入信号高电平有效。
驱动时钟输入信号高(1)为5纳秒,低(0)为5纳秒。
强制复位信号两个周期加上2纳秒的保持时间。
对数据输入信号应用2纳秒的保持时间。
对于FIR滤波器,应用脉冲、步进、斜坡、啁啾和白噪声刺激类型。
当您完成代码生成后,单击关闭关闭“生成HDL”对话框。
通过打开和浏览文件,熟悉生成的VHDL代码basicfir.vhd
在ASCII或HDL模拟器编辑器中。
打开生成的VHDL过滤器文件basicfir.vhd
.
搜索basicfir
.的值标识VHDL模块的名字选项目标窗格。参见步骤5配置和生成VHDL代码.
搜索教程
.该部分是编码器放置您为评论标题选择。参见步骤10配置和生成VHDL代码.
搜索HDL代码
.本节列出您在其中修改的编码器选项配置和生成VHDL代码.
搜索过滤器设置
.本节描述滤波器设计和量化设置,如您在在滤波器设计器中设计FIR滤波器和数字转换过滤器.
搜索实体
.属性指定的值将在这一行中命名VHDL实体的名字选项目标窗格。参见步骤5配置和生成VHDL代码.
搜索港口
.这港口
声明定义了时钟、时钟启用、复位和数据输入输出端口。时钟、时钟使能和复位信号的端口用默认字符向量命名。文件中指定的数据输入和输出端口的名称输入端口和输出端口选项港口选项卡中的“生成HDL”对话框。参见步骤12配置和生成VHDL代码.
搜索常量
.本节定义系数。它们使用默认的命名方案进行命名,多项式系数
,在那里n
n
是系数,从1开始。
搜索信号
.这部分代码定义了过滤器的信号。
搜索过程
.的过程
块名称Delay_Pipeline_process
包括默认过程
块后缀“_process”
.
搜索如果重置
.这个代码断言复位信号。缺省情况下,指定active high(1)。还要注意过程
块在为寄存器生成VHDL代码时应用默认的异步重置样式。
搜索ELSIF
.当过滤器在寄存器上操作时,这段代码检查上升边。默认的ELSIF clk 'event
语句代替可选的rising_edge
函数。
搜索Output_Register
.这段代码将过滤器数据写入输出寄存器。默认情况下生成该寄存器的代码。在第13步配置和生成VHDL代码,你清除了添加输入寄存器选项,但留下了添加输出寄存器选中。还要注意过程
块名称Output_Register_process
包括默认过程
块后缀“_process”
.
搜索data_out
.这部分代码驱动过滤器的输出数据。
本节解释如何使用生成的VHDL测试台验证为基本FIR滤波器生成的VHDL代码。本教程使用导师图形®ModelSim®软件作为编译和仿真VHDL代码的工具。也可以使用其他VHDL仿真工具包。
要验证过滤器代码,请完成以下步骤:
开始你的导师图形ModelSim模拟器。
将当前文件夹设置为包含生成的VHDL文件的文件夹。例如:
如果需要,创建一个设计库来存储编译的VHDL实体、包、架构和配置。在导师图形ModelSim控件,可以创建一个设计库vlib
命令。
编译生成的过滤器和测试台VHDL文件。在导师图形ModelSim的VHDL代码编译威科姆公司
命令。下面的命令编译过滤器和过滤器测试台VHDL代码。
威科姆公司basicfir。vhd威科姆公司basicfir_tb.vhd
下面的屏幕显示了这个命令序列和编译期间显示的信息消息。
加载试验台进行仿真。加载测试台的过程因所使用的模拟器而异。在导师图形ModelSim属性加载用于模拟的测试台vsim
命令。例如:
vsim work.basicfir_tb
下图为加载结果work.basicfir_tb
与vsim
命令。
在测试台运行时,打开一个用于监视模拟的显示窗口。在导师图形ModelSim模拟器,使用以下命令打开波窗口,并以HDL波形的形式查看仿真结果。
以下波窗口显示。
要开始运行模拟,请为您的模拟器发出启动模拟命令。例如,在导师图形ModelSim模拟器,您可以使用运行
命令。
下面的显示显示运行-
用来启动模拟的命令。
在您的测试台模拟运行时,请注意错误消息。如果出现错误消息,请将其解释为与筛选器设计和所选的HDL代码生成选项有关。根据您在生成筛选器VHDL代码时指定的自定义确定是否期望得到结果。
以下波窗口以HDL波形显示仿真结果。