滤波器设计HDL编码器
Generación de código HDL para filtros en punto fijo
Filter Design HDL Coder™genera código VHDL®y Verilog®sintetizable y portátil para implementar filtros en punto fijo diseñados con MATLAB®en FPGA o ASIC。También crea de forma automática banco de prebas de VHDL y Verilog para simular, proby Verilog el código generado。
Mas给:
Filter Design HDL Coder™se integra con DSP System Toolbox™para proportion un entorno unificado diseño e implementación。有可能diseñar filtros y generar código VHDL y Verilog desde la línea de comandos de MATLAB®您现在的位置是:虫虫下载站>资源下载> DSP System Toolbox medianapp Filter Design and Analysis
应用程序过滤器设计器配置过滤器generación de código HDL。
La entrada de diseño de Filter Design HDL Coder es un Filter cuantizado que crea de una de estas formas:
- Diseñe y cuantice el filter o con DSP System Toolbox
- Diseñe滤网信号处理工具箱™Y, después, cuantícelo conDSP系统工具箱
Filter Design HDL code soporta estructuras de filtros importantes, por ejemplo:
离散时间的最后冲量(FIR)例如:simétricas, antisimétricas y transpuestas。
无限原动力(IIR) sección第二顺序(SOS)它包括形式直接的结构I, II和透明的结构。
Filtros multitasa， que inclyen interpolador y diezmador de filtros comb integradores en cascada (CIC)， interpolador y diezmador polifásicos FIR de forma directa y transpuestos, interpolador de retención y线性FIR, y estructuras de convertidores de tasa de muestreo polifásicos FIR。
精神错乱的Filtros这包括法罗的结构。
Filter Design HDL Coder puede genera código HDL是一个分部分的多级联的时间离散滤波器。我们可以用它来构建我们的结构única，我们可以用它来实现我们的浮动和浮动(precisión)。Además, las estructuras FIR también soportan系数en punto fijo sin signo。
准备diseño过滤para generación de código中间段cuantización，调整los valores de escala y recuantización。
Exploración在reflexión(折叠)的因子中，我们可以把乘子和串行分区结合起来。
Puede generar código VHDL o Verilog para filtros en punto fijo desde la app Filter Design and Analysis o la app Filter Builder。cualquiera de las apps的名称为código HDL，我们可以在generación中建立具体的HDL，我们可以在implementación中建立，我们可以在波多黎各选择数据，我们可以在más中插入卡纳利亚库的注册表。另外，我们还允许将通用的pruebas银行配置为HDL。
Opciones para generación de HDL。
Filter Design HDL Coder genera código HDL de filtro y banco de pruebas para un filtro cuantizado según la configuración de una opción o con pares de nombre y valor de propiedad。且这些parametros permiten:
- 你可以给我一个数字
- 特别是los parámetros de puertos
- 利用codificación的HDL avanzadas功能
他要把一切都定下来。Puede个性化的la salida HDL si ajusta la configuración con la app过滤器设计和分析。Las apps permiten establecer proedades asociadas con:
- Especificación del lenguaje HDL
- 文件编号详细说明ubicación
- Especificaciones de restablecimiento
- 优化código HDL
- 个性化的银行
Métricas de rendimiento y área对适用于vídeo的27个导数进行过滤。
您可以将您的VHDL和Verilog与código的HDL通用。此外,反对高密度脂蛋白校验™，请到cosimulación街金宝app®我们可以用这个模型来描述我们的行为，我们可以用这个模型来描述我们的行为金宝app®敏锐的®y Xcelium™o en los simuladores Mentor®ModelSim®y,®．La cosimulación simplifica La verificación del diseño del滤液，您可以将结果与código HDL generado和在Simulink中弹出的结果进行直接比较。金宝app在integración中允许应用MATLAB和Simulink进行验证análisis y visualización，验证implementación HDL d diseños filtros金宝app。
Resultados de la simulación de Questa de un filtro Butterworth de quinto orden y Resultados de la especificación del filtro original de DSP System Toolbox
