从2021年到2022年，Xilinx Vivado的HDL IP核生成失败

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MathWorks HDL编码器团队 2022年1月4日

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直接链接到这个问题

//www.tatmou.com/matlabcentral/answers/1622375-hdl-ip-core-generation-for-xilinx-vivado-fails-since-the-year-turned-from-2021-to-2022

评论道: Kiran Kintali 2022年4月27日

答:接受 MathWorks HDL编码器团队

自从2022年回到办公室以来，我一直无法使用高密度脂蛋白工作流顾问与Xilinx Vivado。我在任务3.2中HDL Workflow Advisor中看到以下错误消息:

                          失败的任务“Vivado IP Packager”不成功。详细信息请参见日志。生成的日志文件:hdl_prj\hdlsrc\modelname\workflow_task_VivadoIPPackager.log
                         
                          错误使用hdlturnkey.ip.IPEmitterVivado / packageVivadoIP
                         
                          任务“Vivado IP Packager”不成功。详细信息请参见日志。
                         
                          生成的日志文件:hdl_prj \ hdlsrc \ modelname \ workflow_task_VivadoIPPackager.log
                         
                          错误在hdlturnkey.ip.IPEmitterVivado / generateIPCore
                         
                          错误在hdlturnkey.ip.IPDriver / generateIPCore
                         
                          错误在hdlturnkey。TurnkeyDriver / makehdlturnkeycore
                         
                          错误在hdlturnkey。TurnkeyDriver / makehdlturnkey
                         
                          错误在slhdlcoder。HDLCoder / makehdlturnkey
                         
                          错误在下游。DownstreamIntegrationDriver / runIPCoreCodeGen
                         
                          错误在generateIPCore
                         
                          错误在仿真金宝app软件。ModelAdvisor / executeCheckCallbackFct
                         
                          错误在仿真金宝app软件。ModelAdvisor /运行
                         
                          错误在仿真金宝app软件。ModelAdvisor / runCheck
                         
                          错误在ModelAdvisor。节点/ runTaskAdvisor
                         
                          错误在ModelAdvisor.Node.run

如果我检查\hdl_prj\hdlsrc\modelname\ workflow_task_vivadoippackger .log中的日志，我看到以下错误消息:

"错误的词法转换:源类型值在执行时无法解释为目标"

                          任务“Vivado IP Packager”不成功。详细信息请参见日志。
                         
                          生成的日志文件:
                         
                          ****** Vivado v2018.3(64位)
                         
                          ****软件构建12月4日24059916 MST 2018年23:38:27
                         
                          **** IP构建12月5日2404404MST 2018年7 01:43:56
                         
                          **版权所有:Xilinx, Inc.所有权利保留。
                         
                          源vivado_ip_package。tcl -notrace
                         
                          INFO: [IP_Flow 19-234]刷新IP存储库
                         
                          信息:[IP_Flow 19-1700]加载用户IP存储库“c:/Users/Li/Desktop/Mankov/hdl_prj/ipcore”
                         
                          警告:[IP_Flow 19-3656你移动项目,存储库“c:/Users/Li/Desktop/Mankov/hdl_prj/ipcore”路径可能失效。存储库的更好位置应该是在与项目相邻的路径中。(当前项目位置为“c:/Users/Li/Desktop/Mankov/hdl_prj/ipcore/DUT_IO33x_IP_v1_0/prj_ip”)
                         
                          信息:[IP_Flow 19-2313]加载Vivado IP存储库“C:/Xilinx/Vivado/2018.3/data/ IP”。
                         
                          信息:[IP_Flow 19-5107]推断总线接口'DMA_Stream_FPGA_to_CPU_Master'的定义'xilinx.com:interface:axis:1.0'(来自Xilinx存储库)。
                         
                          信息:[IP_Flow 19-5107]推断总线接口'AXI4_Lite'的定义'xilinx.com:interface:axim:1.0'(来自Xilinx Repository)。
                         
                          信息:[IP_Flow 19-5107]推断定义为“xilinx.com:signal:reset:1.0”的总线接口“AXI4_Lite_ARESETN”(来自Xilinx Repository)。
                         
                          信息:[IP_Flow 19-5107]推断定义为“xilinx.com:signal:reset:1.0”的总线接口“IPCORE_RESETN”(来自Xilinx Repository)。
                         
                          信息:[IP_Flow 19-5107]推断总线接口'AXI4_Lite_ACLK'的定义'xilinx.com:signal:clock:1.0'(来自Xilinx Repository)。
                         
                          信息:[IP_Flow 19-5107]推断总线接口'IPCORE_CLK'的定义'xilinx.com:signal:clock:1.0'(来自Xilinx Repository)。
                         
                          信息:[IP_Flow 19-4728]总线接口'AXI4_Lite_ARESETN':添加了值为'ACTIVE_LOW'的接口参数'POLARITY'。
                         
                          信息:[IP_Flow 19-4728]总线接口'IPCORE_RESETN':添加了值为'ACTIVE_LOW'的接口参数'POLARITY'。
                         
                          信息:[IP_Flow 19-4728]总线接口'AXI4_Lite_ACLK':添加了值为'AXI4_Lite'的接口参数'ASSOCIATED_BUSIF'。
                         
                          信息:[IP_Flow 19-4728]总线接口'AXI4_Lite_ACLK':添加了接口参数'ASSOCIATED_RESET'，值为'AXI4_Lite_ARESETN'。
                         
                          信息:[IP_Flow 19-4728]总线接口'IPCORE_CLK':添加了值为'IPCORE_RESETN'的接口参数'ASSOCIATED_RESET'。
                         
                          警告:[IP_Flow 19-3158]总线接口'DMA_Stream_FPGA_to_CPU_Master':当接口未与时钟关联时，AXI接口缺少FREQ_HZ总线参数。
                         
                          警告:[IP_Flow 19-3153]总线接口'IPCORE_CLK':缺少ASSOCIATED_BUSIF总线参数。
                         
                          信息:[IP_Flow 19-2181]付款此核心未设置Required。
                         
                          信息:[IP_Flow 19-2187产品指南文件丢失。
                         
                          坏词法强制转换:源类型值不能解释为目标
                         
                          而执行"rdi::set_property core_revision 2201031458 {component component_1}"
                         
                          调用从内部
                         
                          "set_property core_revision 2201031458 [ipx::current_core]"
                         
                          (文件“vivado_ip_package.tcl”57行)
                         
                          信息:[普通17-206]退出monjan的Vivado3 14:58:23 2022.．.
                         
                          运行时间是12.568秒。