开始使用高密度脂蛋白编码器
生成硬件描述语言(VHDL)和Verilog代码FPGA和ASIC设计
高密度脂蛋白编码器™使高层设计fpga, soc,和asic通过生成便携、synthesizable Verilog®和硬件描述语言(VHDL)®从MATLAB代码®函数,仿真软件金宝app®模型和Stateflow®图表。您可以使用FPGA编程生成的HDL代码,ASIC原型和生产设计。
HDL编码包含一个工作流顾问,自动化在Xilinx原型生成的代码®,英特尔®,微芯片董事会和生成ASIC和FPGA IP核心工作流。你可以优化速度和面积,突出关键路径,并生成资源利用合成之前估计。高密度脂蛋白编码器提供了你的模型之间的可溯性模型和生成的Verilog和VHDL代码,使代金宝app码验证高度集成应用程序的坚持做- 254和其他标准。
安装和配置
教程
- 创建HDL-Compatible仿真软件模型金宝app
创建一个模型,并检查兼容性HDL代码生成。
- 从仿真软件模型生成HDL代码金宝app
从模型生成硬件描述语言(VHDL)和Verilog代码模型。金宝app
- 从仿真软件模型验证生成的HDL代码金宝app
生成一个高密度脂蛋白试验台验证硬件描述语言(VHDL)或Verilog代码。
- 从仿真软件模型HDL代码生成和FPGA合成金宝app
生成的代码和合成目标FPGA仿真软件设计。金宝app
对HDL代码生成
- 基本的HDL代码生成工作流
按照工作流HDL代码生成和FPGA合成从MATLAB和Simulink仿真算法。金宝app
- 代的时钟包在高密度脂蛋白编码器信号
如何HDL编码器生成时钟、复位和时钟使信号在HDL代码。
特色的例子
视频
高密度脂蛋白编码器概述
生成FPGA和ASIC设计的硬件描述语言(VHDL)和Verilog代码使用HDL编码器
利用仿真软件金宝appMATLAB算法部署在一个FPGA和ASIC
学习如何通过仿真软件MATLAB DSP算法,定点设计师™和高密度脂蛋白编码器,目标FPGA和AS金宝appIC
