FPGA板定制

功能描述

HDL Coder™和HDL Verifier™软件都包括一组预定义的FPGA板，您可以在Turnkey或FPGA in- loop (FIL)工作流中使用。您可以在HDL Workflow Advisor或FIL向导中查金宝app看这些受支持的板的列表。使用FPGA板管理器，您可以添加额外的板来使用这些工作流中的任何一个。要添加一个板子，您需要从板子规范文档中获得相关信息。

FPGA板管理器是访问向导和对话框的中心，向导和对话框引导您完成创建自定义板配置所需的步骤。您还可以访问选项:

  • 导入定制板

  • 为进一步的修改复制一个板定义文件

  • 验证新板

定制的董事会管理

您通过以下用户界面管理FPGA自定义板:

  • FPGA板经理:用于添加、导入、删除和以其他方式管理董事会定义文件的门户。

  • 新建FPGA板向导:这个向导指导您使用从董事会规范文档中获得的信息创建一个自定义的董事会定义文件。

  • FPGA板编辑器:用于查看或编辑板信息的用户界面。

首先，回顾FPGA板要求然后按照中描述的步骤创建自定义的FPGA板定义。

FPGA板要求

FPGA器件

选择下列链接之一，以查看支持的FPGA设备家族的当前列表:金宝app

FPGA设计软件

阿尔特拉®第四的®II或Xilinx®伊势是必需的。有关所需的特定软件版本，请参阅产品文档了解HDL编码器或HDL验证器。

以下MathWorks®使用FIL或FPGA交钥匙需要工具。

工作流 所需的工具
FPGA-in-the-loop

  • 高密度脂蛋白验证器

  • 定点设计师™
FPGA交钥匙

  • 高密度脂蛋白编码器

  • 金宝app®

  • 定点设计师

一般硬件需求

要使用FPGA开发板，请确保您有以下FPGA资源:

  • 时钟:需要一个外部时钟连接到FPGA。时钟可以是差分或单端。接受的时钟频率从5兆赫到300兆赫。当与FIL一起使用时，对时钟频率有额外的要求(参见环路fpga的以太网连接要求)。

  • 重置:可选连接到FPGA的外部复位信号。当提供时，这个信号作为FPGA设计的全局复位。

  • JTAG下载电缆: FPGA编程需要连接主机和FPGA板的JTAG下载电缆。FPGA必须可编程使用Xilinx iMPACT或Altera Quartus II。

环路fpga的以太网连接要求

金宝app支持以太网PHY设备。在FPGA板上，用FPGA实现了以太网MAC。需要在FPGA板上安装一个以太网PHY芯片，将物理介质连接到FPGA中的媒体访问(MAC)层。

请注意

当编程的FPGA, HDL验证假定只有一个下载电缆连接到主机计算机。它还假设FPGA编程软件自动识别电缆。如果没有，请使用FPGA编程软件使用正确的选项来编写您的FPGA。

FIL功能是用下列以太网PHY芯片测试的，可能不能与其他以太网PHY设备一起工作。

以太网PHY芯片 测试
迈威尔公司®88年阿拉斯加e1111 用于GMII, RGMII, SGMII，和100个Base-T MII接口
美国国家半导体公司DP83848C 仅适用于100base - t MII接口

以太网PHY接口。以太网PHY芯片必须使用以下接口之一连接到FPGA:

接口 请注意
千兆媒体无关接口(GMII) 这个接口只支持1000mbits /s的速度。金宝app
简化千兆媒体无关接口(RGMII) 这个接口只支持1000mbits /s的速度。金宝app
串行千兆媒体无关接口(SGMII) 这个接口只支持1000mbits /s的速度。金宝app
媒体独立接口(MII) 这个接口只支持100mbits /s的速度。金宝app

请注意

对于GMII, TXCLK (10/100 Mbits信号的时钟信号)信号是不需要的，因为只支持1000 Mbits/s的速度。金宝app

除了标准的GMII/RGMII/SGMII/MII接口信号外，fpga In -loop还需要以太网PHY芯片复位信号(ETH_RESET_n)。该有源低复位信号通过FPGA实现PHY硬件复位。校验。

RGMII的特殊时间考虑。当使用RGMII接口时，FPGA上的MAC假设数据与原始RGMII v1.3标准中指定的参考时钟的边缘对齐。在这种情况下，PC板设计提供了额外的跟踪延迟时钟信号。

RGMII v2.0标准允许发射机集成这种延迟，使PC板延迟是不需要的。Marvell Alaska 88E1111有内部寄存器来增加RX和TX时钟的内部延迟。默认情况下不会添加内部延迟，这意味着您必须使用MDIO模块来配置Marvell 88E1111以添加内部延迟。有关MDIO模块的更多信息，请参见费尔I / O。

GMII/RGMII/SGMII接口的特殊时钟频率要求。当使用GMII/RGMII/SGMII接口时，FPGA需要一个精确的125兆赫时钟来驱动1000兆比特/秒的通信。这个时钟是由用户提供的外部时钟使用时钟模块或PLL。

并不是所有的外部时钟频率都能推导出精确的125mhz时钟频率。可接受的时钟频率变化取决于FPGA设备家族。推荐的时钟频率是50、100、125和200兆赫。

循环fpga的JTAG连接要求

供应商 所需的硬件 所需的软件
英特尔®

USB爆破器I或USB爆破器II下载电缆

  • USB Blaster I或II驱动程序

  • 对于Windows®操作系统:Quartus主要可执行目录必须位于系统路径上。

  • Linux®操作系统:不支持Quartus II 13.1以下版本。金宝app不支持Quartus II 14.1。金宝app仅支持64位Quartus。金宝app图书馆的目录必须打开LD_LIBRARY_PATH之前从MATLAB®。在Quartus库之前添加Linux发行版库路径LD_LIBRARY_PATH。例如,/lib/x86_64-linux-gnu: $ QUARTUS_PATH。
赛灵思公司

Digilent®下载电缆。

  • 如果你的板上有内置数码USB- jtag模块，使用USB线。

  • 如果你的板子有一个标准的Xilinx 14针JTAG连接器，使用从Digilent HS2或HS3电缆。

  • Windows操作系统:Xilinx Vivado®可执行目录必须位于系统路径上。

  • Linux操作系统:Digilent Adept2

FTDI USB-JTAG电缆

  • 金宝app支持带有实现usb到JTAG的板载FT4232H、FT232H或FT2232H设备的板

金宝app支持Windows操作系统。

请注意

FTDI USB JTAG支金宝app持仅适用于MATLAB作为AXI Master和FPGA数据捕获。
Microsemi® 不支持JTAG连接金宝app
HDL编码文档
金宝app
在fpga上部署5G NR无线通信:一个完整的MATLAB和Simulink工作流程金宝app

在fpga上部署5G NR无线通信:一个完整的MATLAB和Simulink工作流程金宝app

下载白皮书