杰克·埃里克森MathWorks
为了有效地实现FPGA或ASIC,将浮点算法量化为定点需要许多步骤和数值考虑。在算法精度和硬件资源使用之间取得平衡是算法和硬件设计之间的一个迭代过程。当需要高精度或高动态范围时,这个过程就变得更加困难。
为了简化这个过程,HDL Coder™可以生成与目标无关的合成VHDL®或Verilog®用于FPGA或ASIC部署的单、双或半精度浮点算法。这个概述展示了如何生成浮点FPGA和ASIC硬件,包括:
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