客观的：为HDL代码生成准备金宝appSimulink模型。为简单模型生成HDL代码和测试台，需要无优化。

• 为HDL代码生成准备金宝appSimulink模型
• 生成HDL代码
• 生成测试台
• 使用HDL模拟器验证生成的HDL代码

客观的：建立模型中生成的HDL代码和特定Simulink块之间的对应关系。金宝app使用固定点工具完成模型的固定点架构。

• 固定点缩放和继承
• 固定点设计器工作流程
• 固定点工具
• 命令行界面

客观的：为多速率设计生成HDL代码。

• 为生成HDL代码的多速率模型准备
• 使用单个或多个时钟引脚生成HDL代码
• 用于时钟域交叉的理解和应用技术

客观的：使用管道满足设计时间要求。使用特定的硬件实现和共享资源进行区域优化。

• 使用HDL Workflow Advisor生成HDL代码
• 通过流水线满足时序要求
• 为兼容的Simulink模块选择特定的硬件实现金宝app
• 在子系统中共享FPGA / ASIC资源
• 验证优化的HDL代码是比特真循环准确的
• 将Simulin金宝appk块映射到FPGA上的专用硬件资源

客观的：在你的HDL代码中实现浮点值和操作。

• 为什么以及何时使用本机浮点数
• 目标独立的HDL代码生成与HDL编码器
• 固定点与浮点比较
• 浮点实现的优化

客观的：在您的设计中包含手写的HDL代码和/或供应商方IP。

• 接口外部HDL代码

客观的：在Simulink模型中使用HDL模拟器验证您的HDL代码。金宝app

• 使用HDL编码器生成的HDL代码
• 使用“金色模型”进行手动写入的HDL代码
• 将HDL代码合并到Simulink中进行仿真金宝app