MathWorks公司今天宣布，与最近的MATLAB和Simulink产品系列的发布2019b的可用性，金宝appVision HDL工具箱包括天然多像素流传输到处理高帧速率（HFR）和FPGA上的高分辨率视频支持金宝app。视频，图像处理，以及FPGA设计工程师可以处理4K或8K视频和视频240fps的或更高分辨率的加速时的行为和执行权衡的勘探和模拟。金宝搏官方网站
Engineers designing FPGAs for real-time processing of high-resolution and HFR video in applications such as industrial inspection, medical imaging, and intelligence, surveillance, and reconnaissance (ISR) are challenged to meet throughput, resource usage, and power consumption targets. Vision HDL Toolbox offers blocks that can process 4 or 8 pixels in parallel, with the underlying hardware implementation automatically updated to support simulation and code generation with the specified parallelism. This capability helps hardware engineers collaborate with image and video processing engineers to explore and simulate vision processing hardware behavior at a high level of abstraction. By adding HDL Coder to this design workflow, engineers can generate synthesizable, optimized target-independent VHDL or Verilog code directly from their verified high-level models.
“实施视觉处理上的FPGA，ASIC和SoC器件的算法需要的吞吐量和资源使用率，和4K，8K和高帧率视频乘这个挑战之间的巧妙权衡，”在MathWorks公司主要产品市场经理杰克·埃里克森说。“探索解空间，并在一个高度抽象的模拟帮助工程师汇聚更迅速地对架构致力于寄存器传输级（RTL）前。视觉HDL工具箱和它的原生多像素每时钟处理自动执行所有的细节，让工程师们可以专注于开发能够满足他们需求的硬件准备算法“。
视觉HDL工具箱提供的设计和执行FPGA，ASIC和SoC器件视觉系统的像素流算法。它提供了一个设计框架，支持一组不同的接口类型，帧大小和帧速率。金宝app在工具箱模型硬件实现，其包括延迟，控制信号，和行缓冲器的视频和图像处理算法
工具箱算法被设计成在VHDL 和Verilog (使用HDL编码器)中生成可读、可合成的代码。生成的HDL代码是fpga证明的帧大小高达8k分辨率和HFR视频。
Vision HDL Toolbox R2019b可在全球立即使用。欲了解更多信息，请访问:mathworks.com/下载188bet金宝搏products/vision-hdl。
