视觉HDL工具箱
为fpga和asic设计图像处理、视频和计算机视觉系统
Vision HDL Toolbox™提供像素流算法，用于fpga和asic上的视觉系统的设计和实现。它提供了一个设计框架，支持一组不同的接口类型、帧大小和帧速率。金宝app工具箱中的图像处理、视频和计算机视觉算法使用适合于HDL实现的体系结构。
工具箱算法被设计以产生在VHDL可读，可合成代码®和Verilog®(高密度脂蛋白编码器™)。生成的HDL代码经fpga验证，适用于高达8k分辨率的帧大小和高帧率(HFR)视频。
工具箱功能可作为MATLAB®函数，系统对象™和Simulink金宝app®块。
入门：
HDL-准备边缘检测块及其配置参数。
处理每时钟多个像素
通过指定4或8像素的并行流，以FPGA时钟速率处理4k、8k或高帧率视频。底层硬件实现会自动更新，以支持具有指定并行度的模拟和代码生成。金宝app
指定多达8个像素并行处理。
内置硬件数据管理
使用视觉HDL工具箱块来自动管理的流的输入数据，诸如控制信号，区域的感兴趣（ROI）的窗户，和行缓冲器。使用HDL编码器生成VHDL或Verilog RTL为您建模和模拟控制功能。
自动缓冲行创建一个ROI窗口边缘检测。
帧像素块用于转换图像帧以与硬件处理的控制信号的像素的流。
MATLAB和Simu金宝applink验证实例和模板
了解如何使用您的图像处理工具箱™和计算机Vision Toolbox™算法和测试，以验证您的硬件实现。
使用基于帧的算法验证流硬件实现。
HDL和FPGA的协同仿真
使用HDL验证™通过RTL仿真或连接到MATLAB或Simulink测试环境的FPGA开发工具包来验证硬件子系统。金宝app
HDL验证支持使用Xili金宝appnx公司，Intel和Microsemi的FPGA板FPGA-在半实物验证。
原型平台与实况视频输入
通过下载原型的视觉处理程序计算机视觉工具箱支持包赛灵思金宝app®Zynq®基于硬件并采用HDL编码器和嵌入式编码®从您的MATLAB或Simulink中实现生成代码。金宝app
原型您的FPGA硬件与真实世界视频输入设计。
生产部署
使用HDL编码器生成高质量的，与目标无关的RTL和AXI接口，从硬件子系统模型。
生成与SoC的互连接口的代码。
视觉处理的FPGA
观看这个五部分的视频系列，介绍了关键概念和工作流的目标视觉应用到fpga的原型和生产。
