高密度脂蛋白验证器
使用HDL模拟器和FPGA板对Verilog和VHDL进行测试和验证
HDL验证™让您测试和验证的Verilog®和硬件描述语言(VHDL)®设计为FPGA，ASIC和SoC的。您可以验证对RTL测试平台中运行MATLAB®或仿真金宝app软件®使用cosimulation和HDL模拟器。这些测试台可以与FPGA和SoC开发板一起使用，以验证硬件中HDL的实现。
HDL验证器提供了在Xilinx上调试和测试FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB对内存映射寄存器进行读写，以便在硬件上测试设计。可以在设计中插入探头，设置触发条件，将内部信号上传到MATLAB中进行可视化和分析。
HDL验证器生成验证模型，用于RTL测试台中，包括通用验证方法(UVM)测试台中。这些模型在支持SystemVerilog直接编程接口(DPI)的模拟器中本地运行。金宝app
入门：
调试和验证系统设计
使用系统测试平台，并在MATLAB和Simulink黄金参考模型来验证Verilog或VHDL代码符合功能规格。金宝app验证利用MATLAB或Simulink中与Cadence设计金宝app®尖锐®和Xcelium™模拟器或Mentor Graphics公司®的ModelSim®和,®模拟器。
验证Simulink金宝app模型与HDL协同仿真。
集成现有的HDL代码
将遗留的或第三方HDL代码合并到MATLAB算法或Simulink模型中进行系统级仿真。金宝app使用Cosimulation向导自动导入Verilog或VHDL代码，并连接到Mentor Graphics或Cadence HDL模拟器。
导入VHDL或使用协同仿真向导的Verilog。
测量HDL代码覆盖率
评估和利用Simulink从代码覆盖分析工具和Mentor Graphi金宝appcs和Cadence的HDL仿真互动源调试结果来优化测试平台。执行交互式测试或作者脚本来带动一批仿真。
获取代码覆盖率的统计数据与协同仿真。
UVM组件代
生成Simulink模型完整的通用验证方法学（UVM）测试台。金宝app生成验证部件，如UVM序列，记分板和设计被测（DUT的），并将其纳入生产测试台。
进行功能验证UVM环境。
SystemVerilog DPI组件生成
从生成功能的MATLAB Simulink的或作为子系统行为模型的SystemVerilog DPI组件在功能验证环境，包括新金宝app思VCS使用®Cadence公司的Incisive或Xcelium和的Mentor Graphics ModelSim或奎斯塔。
生成SystemVerilog的组件。
SystemVerilog声明
从生成在Simulink模型断言本地SystemVerilog声明。金宝app使用所产生的断言，保证跨Simulink设计的行为和你的生产验证环境一致的验证。金宝app
从断言块生成代码。
FPGA-in-the-Loop测试
使用MATLAB或Simulink中运行的系统测试工作台来测试在FPGA板上执行的HDL实金宝app现。将您的主机自动连接到Xilinx, Intel®和Microsemi的®FPGA开发板以太网，JTAG或PCI Express®。
执行FPGA-在半实物验证与FPGA板。
FPGA数据捕获
从在FPGA上执行设计和自动捕获高速信号将它们加载到MATLAB进行查看和分析。整个设计分析信号来验证预期的行为或调查异常。
捕获信号并上传至MATLAB进行分析。
从/写入内存与MATLAB阅读
从MATLAB通过JTAG，以太网或PCI Express通过从MathWorks公司将HDL代码到FPGA设计将访问板上存储器位置。通过读或写访问MATLAB存储器位置之间和船上AXI寄存器和传递大信号或图像文件的测试FPGA算法。
访问从MATLAB板载内存位置。
高密度脂蛋白Cosimulation自动化
对生成的Verilog或VHDL代码进行自动验证HDL编码器直接从HDL工作流程Advisor工具。
使用HDL工作流Advisor工具生成一个HDL协同仿真模型。
FPGA测试自动化
通过与Xilinx、Intel和Microsemi开发工具集成生成FPGA位流，在MATLAB或Simulink的测试台上金宝app执行硬件验证。将测试点添加到Simulink模型中以金宝app捕获信号，并将其加载到MATLAB中进行查看和分析。
使用HDL Workflow Advisor生成循环中的fpga模型。
SystemVerilog的DPI试验台
生成HDL代码生成过程中Simulink模型的SystemVerilog一个测试平台。金宝app使用测试台与验证所生成Verilog或VHDL代码HDL仿真包括Synopsys公司VCS，Cadence的精辟或Xcelium，Mentor Graphics公司的ModelSim或奎斯塔，和Xilinx Vivado模拟器。
使用HDL编码器生成DPI组件。
创建一个从Simulink模型虚拟平台的可执行文件。金宝app
IP-XACT支金宝app持
通过导入IP-XACT™XML文件定制生成组件的TLM接口。使用TLM生成器生成带有Simulink和生成的TLM组件之间的映射信息的IP-XACT文件。金宝app
从Simulink模型生成IP-XACT文件。金宝app
UVM组件生成
产生具有可调参数UVM序列或记分牌组件
UVM组件生成
金宝app对于Simulink的非金宝app虚拟总线，复杂和枚举数据类型的支持
数据抓取
使用超过四个捕获窗口时的性能改进
MATLAB AXI主
执行AXI4阅读并通过以太网赛灵思ZYNQ-7000的SoC ZC706评估套件的写操作和安富利ZedBoard
看到发行说明有关这些功能和相应功能的详细信息。
MATLAB的FPGA，ASIC和SoC开发
领域专家和硬件工程师使用MATLAB®和Sim金宝appulink®开发原型和生产应用对FPGA，ASIC和SoC设备的部署。
