杰克·埃里克森MathWorks
在FPGA上进行原型设计可以实现对真实输入的高速处理,但是由于内部信号缺乏可视性,在出现问题时进行调试非常困难。在HDL Verifier™中,FPGA数据捕获允许您在FPGA中定义要探测的信号,并自动生成将FPGA板连接到MATLAB所需的组件®或仿真金宝app软件®分析信号。通过一个音频设计示例,与Logic Analyzer一起查看这个功能的实际应用。
记录:2017年3月8日
你也可以从以下列表中选择一个网站:
选择中国网站(中文或英文),以获得最佳的网站表现。其他MathWorks国家站点没有针对您所在位置的访问进行优化。
本网站使用cookies来改善您的用户体验,个性化内容和广告,并分析网站流量。继续使用本网站,即表示您同意我们使用cookies。请参阅我们的隐私政策以了解更多有关cookies和如何更改您的设置。