深度学习HDL工具箱™支持序列卷积神经网络(cnn或C金宝apponvNets)的代码生成。您可以为任何训练有素的CNN生成代码,其计算层支持代码生成。金宝app有关完整列表,请参见金宝app支持层.您可以使用表中列出的预先训练过的网络之一为目标Intel生成代码®或Xilinx®FPGA板。
网络 | 网络描述 | 类型 | 单一数据类型(带有传输比特流) | INT8数据类型(带有Shipping Bitstreams) | 应用领域 | ||||
ZCU102 | ZC706 | Arria10 SoC | ZCU102 | ZC706 | Arria10 SoC | 分类 | |||
AlexNet | 卷积神经网络。 |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
LogoNet | 标志识别网络(LogoNet)是一个MATLAB软件®开发标识识别网络。有关更多信息,请参见标志识别网络. |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
DigitsNet | 数字分类网络。看到创建简单的深度学习网络分类 |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
车道检测 | 卷积神经网络。有关更多信息,请参见部署用于车道检测的迁移学习网络. |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
VGG-16 | VGG-16卷积神经网络。对于预先训练的VGG-16模型,请参见 |
系列网络 | 不。网络超过PL DDR内存大小 | 不。网络超过FC模块内存大小。 | 是的 | 是的 | 不。网络超过FC模块内存大小。 | 是的 | 分类 |
VGG-19 | vgg19卷积神经网络。关于预先训练的VGG-19模型,请参见 |
系列网络 | 不。网络超过PL DDR内存大小 | 不。网络超过FC模块内存大小。 | 是的 | 是的 | 不。网络超过FC模块内存大小。 | 是的 | 分类 |
Darknet-19 | Darknet-19卷积神经网络。关于预先训练的暗网-19模型,请看 |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
雷达的分类 | 利用微多普勒特征识别和分类目标的卷积神经网络。有关更多信息,请参见基于FPGA的自行车和行人分类. | 系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类和软件定义无线电(SDR) |
缺陷检测snet_defnet |
snet_defnet 是一个用于识别和分类缺陷的定制AlexNet网络。有关更多信息,请参见缺陷检测. |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
缺陷检测snet_blemdetnet |
snet_blemdetnet 是一种用于识别和分类缺陷的自定义卷积神经网络。有关更多信息,请参见缺陷检测. |
系列网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 |
YOLO v2车辆检测 | 你只看一次(YOLO)是一个物体探测器,它解码卷积神经网络的预测,并在物体周围生成边界框。有关更多信息,请参见车辆检测使用YOLO v2部署在FPGA上. | 系列网络基础 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 对象检测 |
DarkNet-53 | Darknet-53卷积神经网络。关于预先训练的DarkNet-53模型,请参阅darknet53 . |
基于有向无环图(DAG)网络 | 不。网络超过PL DDR内存大小。 | 不。网络全连接层超过内存大小。 | 是的 | 是的 | 不。网络全连接层超过内存大小。 | 是的 | 分类 |
ResNet-18 | 卷积神经网络。关于预先训练的ResNet-18模型,请参见resnet18 . |
基于有向无环图(DAG)网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 分类 | |
ResNet-50 | ResNet-50卷积神经网络。关于预先训练的ResNet-50模型,请看resnet50 . |
基于有向无环图(DAG)网络 | 不。网络超过PL DDR内存大小。 | 不。网络超过PL DDR内存大小。 | 是的 | 是的 | 是的 | 是的 | 分类 |
ResNet-based YOLO v2意思 | 你只看一次(YOLO)是一个物体探测器,它解码卷积神经网络的预测,并在物体周围生成边界框。有关更多信息,请参见基于YOLO v2的DAG网络车辆检测部署在FPGA上. | 基于有向无环图(DAG)网络 | 是的 | 是的 | 是的 | 是的 | 是的 | 是的 | 对象检测 |
MobileNetV2 | v2卷积神经网络。关于预先训练过的MobileNet-v2模型,请参见mobilenetv2 . |
基于有向无环图(DAG)网络 | 是的 | 不。全连接层超过PL DDR内存大小。 | 是的 | 没有 | 不。全连接层超过PL DDR内存大小。 | 没有 | 分类 |
GoogLeNet | 卷积神经网络。关于预先训练的GoogLeNet模型,请看googlenet . |
深度学习HDL工具箱支持这些表中列出的层。金宝app
层 | 硬件(HW)或软件(SW) | 描述和局限性 | INT8兼容 |
西南 | 图像输入层向网络输入二维图像并应用数据归一化。 |
是的。在SW中作为单一数据类型运行。 |
层 | 硬件(HW)或软件(SW) | 层输出格式 | 描述和局限性 | INT8兼容 |
HW | 卷积(Conv) | 二维卷积层将滑动卷积滤波器应用于输入。 当使用此层为网络生成代码时,有以下限制:
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是的 |
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HW | 卷积(Conv) | 一个二维分组卷积层将输入通道分成组,并应用滑动卷积滤波器。使用分组卷积层进行信道可分(也称为深度可分)卷积。 的2-D分组卷积层现在支持代码生成金宝app 当使用此层为网络生成代码时,有以下限制:
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是的 |
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HW | 完全连接(FC) | 一个完全连通的层将输入乘以一个权值矩阵,然后添加一个偏置向量。 当使用此层为网络生成代码时,有以下限制:
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是的 |
层 | 硬件(HW)或软件(SW) | 层输出格式 | 描述和局限性 | INT8兼容 |
HW | 层是融合。 | ReLU层对输入中的每个元素执行一个阈值操作,其中任何小于零的值都被设置为零。 只有当ReLU层前面有以下任何一金宝app层时,它才被支持:
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是的 |
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HW | 层是融合。 | 一个泄漏的ReLU层执行一个阈值操作,其中任何小于零的输入值乘以一个固定标量。 一个有泄漏的ReLU层只有在前面有以下任何一金宝app层时才会被支持:
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是的 |
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HW | 层是融合。 | 被裁剪的ReLU层执行一个阈值操作,其中任何小于零的输入值都被设置为零,任何高于裁剪上限的值都被设置为该裁剪上限值。 一个被裁剪的ReLU层只有在前面有以下任何一层时金宝app才被支持:
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是的 |
层 | 硬件(HW)或软件(SW) | 层输出格式 | 描述和局限性 | INT8兼容 |
HW | 层是融合。 | 批处理规格化层将跨小批处理的每个输入通道规格化。 批处理归一化层只有在它之前有一个卷积层时才被支持。金宝app |
是的 |
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HW | 卷积(Conv) | 信道本地响应(跨信道)归一化层执行信道归一化。 的 |
是的。在HW中作为单一数据类型运行。 |
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等待在推理 | 等待在推理 | dropout层在给定的概率内将输入元素随机设置为零。 |
是的 |
层 | 硬件(HW)或软件(SW) | 层输出格式 | 描述和局限性 | INT8兼容 |
HW | 卷积(Conv) | 最大池化层通过将层输入划分为矩形池化区域并计算每个区域的最大值来执行向下采样。 当使用此层为网络生成代码时,有以下限制:
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是的 |
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HW | 卷积(Conv) | 平均池化层通过将层输入划分为矩形池化区域并计算每个区域的平均值来执行向下采样。 当使用此层为网络生成代码时,有以下限制:
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是的 |
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HW | 卷积(Conv)或完全连接(FC)。当输入激活大小小于内存阈值时,层输出格式为FC。 | 全局平均池化层通过计算输入的高度和宽度维度的平均值来执行下采样。 当使用此层为网络生成代码时,有以下限制:
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是的 |
层 | 硬件(HW)或软件(SW) | 层输出格式 | 描述和局限性 | INT8兼容 |
HW | 继承输入。 | 加法层以元素的方式增加来自多个神经网络层的输入。 您现在可以使用 当使用此层为网络生成代码时,有以下限制:
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是的 | |
HW | 继承输入。 | 深度级联层接受具有相同高度和宽度的输入,并沿第三维(通道维)将它们级联。 当使用此层为网络生成代码时,有以下限制:
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是的 |
层 | 硬件(HW)或软件(SW) | 描述和局限性 | INT8兼容 |
西南和HW | softmax层对输入端应用softmax功能。 如果softmax层是硬件实现的:
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是的。在SW中作为单一数据类型运行。 |
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西南 | 分类层计算具有互斥类的多类分类问题的交叉熵损失。 |
是的 |
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西南 | 回归层计算回归问题的一半均方误差损失。 |
是的 |
层 | 硬件(HW)或软件(SW) | 层输出格式 | 描述和局限性 | INT8兼容 |
nnet.keras.layer.FlattenCStyleLayer |
HW | 层会熔化 | 按c风格(行为主)顺序将激活平铺成一维层。 一个 |
是的 |
nnet.keras.layer.ZeroPadding2dLayer |
HW | 层将被熔化。 | 用于二维输入的零填充层。 一个 |
是的 |
这些板由深度学习HDL工具箱支持:金宝app
Xilinx Zynq®-7000年ZC706
英特尔Arria®10 SoC
Xilinx Zynq UltraScale+™MPSoC ZCU102
深度学习HDL工具箱已测试与:
Xilinx Vivado Design Suite 2020.1
英特尔Quartus Prime 18.1