杰克·埃里克森MathWorks
为了高效的FPGA或ASIC实现,将浮点算法量化为定点算法需要许多步骤和数值考虑。在算法和硬件设计之间进行迭代,以达到算法精度和硬件资源使用之间的平衡。当要求高精度或高动态范围时,该过程变得更加困难。
为了简化这个过程,HDL Coder™可以生成独立于目标的合成VHDL®或Verilog®从单、双或半精度浮点算法的FPGA或ASIC部署。这个概述展示了如何生成浮点FPGA和ASIC硬件,包括:
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