导出子系统的SystemVerilog DPI组件

HDL验证器™ 结合金宝app仿真软件编码器在SystemVerilog组件中使用直接编程接口(DPI)将子系统作为生成的C代码导出。您可以将此组件作为行为模型集成到您的HDL模拟中。编码器提供了定制生成的SystemVerilog结构的选项。组件生成器支持测试点访问和可调参数。金宝app编码器可选地生成一个SystemVerilog测试台，该测试台根据来自Simulink子系统的数据向量验证生成的DPI组件。金宝app下面的“模型配置参数”对话框中有此特性代码生成．看到生成SystemVerilog DPI组件．

在中生成SystemVerilog测试台高密度脂蛋白编码器

来自HDL编码器™, 您可以生成SystemVerilog DPI测试台。使用测试台使用从整个Simulink模型（包括DUT和数据源）生成的C代码验证生成的HDL代码。要使用此功能，您的整个模型必须支持使用金宝app金宝app金宝app仿真软件编码器．您可以在下面的HDL Workflow Advisor中访问此功能HDL代码生成>设置测试台选项，或在“模型配置参数”对话框中，在HDL代码生成>试验台．或者，对于命令行访问，设置生成VDP测试台的属性makehdltb(高密度脂蛋白编码器)．看到使用SystemVerilog DPI测试台验证HDL设计(高密度脂蛋白编码器)．

产生控制信号

由SystemVerilog DPI生成器生成的所有SystemVerilog代码包含以下控制信号:

生成的SystemVerilog模块接口

在端口列表或接口声明之间进行选择。在“配置参数”下设置此选项代码生成>SystemVerilog港口>联系．

选择命令行:使用设置参数(金宝app模型)函数并设置DPIPortConnection参数是“界面”或的端口列表．

例如:

set_参数（bdroot，'DPIPortConnection'，'Interface'）

生成的组件功能

由SystemVerilog DPI生成器生成的SystemVerilog代码包含以下函数:

//声明导入的C函数导入“DPI”函数chandle DPI_子系统名_初始化（chandle existhandle）；导入“DPI”函数chandle DPI_子系统名_reset(输入chandle objhandle,……input real In1, inout real Out1);import“DPI”函数void DPI_子系统名_output(input chandle objhandle，…)input real In1, inout real Out1);import“DPI”函数void DPI_子系统名_更新（输入chandle objhandle，输入实数In1）；导入“DPI”功能无效DPI_子系统名_terminate(输入chandle objhandle);

在这里子系统名为其生成代码的子系统的名称。

如果您的模型还包含可调参数，请参见参数调优．

系统生成的SystemVerilog代码中的函数详细信息各不相同。您可以检查生成的代码以了解详细信息。有关上下文中生成函数的示例，请参阅开始SystemVerilog DPI组件生成．

参数调优

您可以使用Simulink模型中的各种参数值运行不同的模拟。如果您的系统具有可调参数，则生成的SystemVerilog代码还包含每个可调参数的Set Param金宝appeter函数。

DPI组件生成器为格式中的每个可调参数生成一个设置参数函数DPI_子系统名_setparam_tunableparametername．

在这个例子中，可调增益参数有它自己的setparam_增益函数。

导入“DPI”函数void DPI_dut_setparam_gain（输入chandle objhandle，输入实际dut_P_gain）；

生成的SystemVerilog代码不调用这个函数。相反，使用默认参数。要在模拟过程中更改这些参数，显式地调用特定的setparam函数。例如，在标题为dut，您可以通过插入以下调用将模拟期间的增益更改为6：

DPI_dut_setparam_gain (objhandle 6);

要使参数可调，请在生成SystemVerilog代码之前从子系统创建数据对象。看到仿真过程中调谐增益参数．

测试点访问功能

该特性使您能够在您的HDL模拟器中访问SystemVerilog DPI组件的内部信号。您可以将模型中的内部信号指定为测试点，并配置SystemVerilog DPI生成器来创建单独的或分组的访问函数。

您还可以在测试点上启用日志记录。启用日志记录后，您可以使用生成的测试台将来自Simulink的日志数据与运行SystemVerilog组件时观察到的值进行比较。金宝app

看到SystemVerilog DPI组件测试点访问和开始SystemVerilog DPI组件生成．

额外采样延迟

与原始的Simulink模型相比，生成的SystemV金宝apperilog模块在输出时引入了一个额外的样本延迟。例如，在下面的Simulink模型中，输出是输入信号的一个样金宝app本延迟版本。

生成的C代码保留了这种行为，输出包含输入信号的一个样本延迟版本。然而，在SystemVerilog包装文件中，时钟信号用于同步输入和输出信号:

始终@（posedge clk）开始DPI_blk2_输出（blk2_输入1，blk2_输出1）；DPI_blk2_更新（）；结束

SystemVerilog模块的输出只能在时钟上升沿更新。这个要求引入了额外的采样延迟。