LTE CRC解码器

使用校验和检测输入样本中的错误

展开所有页面

图书馆：
无线HDL工具箱/错误检测和校正

描述

这LTE CRC解码器块计算循环冗余校验（CRC）并将其与所附校验和进行比较，用于流数据样本的每一帧。您可以从LTE标准TS 36.212指定的多项式中进行选择[1]。该块提供硬件优化的体系结构和接口。

该块使用具有用于相关控制信号的总线的流示例接口。该接口使块能够独立于帧大小操作，并使用其他无线HDL Toolbox™块轻松连接。块接受并返回表示单个样本的值，以及包含三个控制信号的总线。这些信号表示每个样本的有效性和帧的边界。要将矩阵转换为样本流和这些控制信号，请使用框架样本块或块Whdlflamestosamples.功能。有关界面的完整描述，请参阅流示例界面。

港口

输入

展开全部

`数据`- 输入样本
二进制标量|无符号整数标量|二进制矢量

输入示例，指定为二进制标量，无符号整数标量或二进制向量。矢量尺寸必须小于或等于多项式的长度。CRC长度也必须通过矢量尺寸来分隔。例如，对于多项式类型CRC24A，有效的矢量大小是24,12,8,6,4,3,2和1.将整数输入被解释为二进制字。例如，矢量输入[0 0 0 1 0 0 1 1]相当于uint8.输入19.。

双倍的和单身的支持模拟金宝app但不适用于HDL代码生成。

`Ctrl.`- 伴随样品流的控制信号
`SampleControl.`公共汽车

伴随样本流的控制信号，指定为aSampleControl.公共汽车。公共汽车包括开始那结尾，和有效的控制信号，指示帧的边界和样本的有效性。

开始- 表示输入帧的开始
结尾—输入帧的结束
有效的- 表示输入上的数据数据端口有效

有关详细信息，请参阅样品控制总线。

数据类型：公共汽车

输出

展开全部

`数据`- 输出样本
二进制标量|整数标量|二进制矢量

输出样本，返回二进制标量，无符号整数标量，或与输入样本相同的数据类型和大小的二进制向量。校验和从帧的末尾删除。

双倍的和单身的支持模拟的二进制值，但不支持HDL代金宝app码生成。

`Ctrl.`- 伴随样品流的控制信号
`SampleControl.`公共汽车

伴随样本流的控制信号，返回为aSampleControl.公共汽车。公共汽车包括开始那结尾，和有效的控制信号，指示帧的边界和样本的有效性。

开始- 表示输出帧的开始
结尾- 表示输出帧的末尾
有效的- 表示输出上的数据数据端口有效

有关详细信息，请参阅样品控制总线。

数据类型：公共汽车

`呃`- 校验和不匹配的指标
二进制标量|整数量标

校验和不匹配的指标，作为二进制标量或整数标量返回。如果你选择完整校验和不匹配，此端口返回计算出校验和对所附校验和的整数XOR结果。这呃价值有效何时Ctrl.。结尾是1（真的）。此端口的数据类型匹配输入样本的数据类型。

参数

展开全部

`CRC类型`- 编码多项式
`CRC16`（默认）|`CRC8.`|`CRC24A`|`CRC24B.`

编码多项式选项是LTE标准TS 36.212中描述的四种CRC类型[1]，第5.1.1节。

`完整校验和不匹配`- 返回位逐位不匹配信息
关闭（默认）|在

未选择此参数时，呃端口返回一个布尔值，指示申请后是否存在任何校验和位不匹配CRC面具。选择此参数时，呃端口返回一个整数，表示校验和中的位不匹配的位置。

`CRC面具`- 掩模适用于校验和
0（默认）|从0到2的整数^CRCLCHEN0.- 1

应用于校验和，指定为表示从0到2的二进制单词的整数^CRCLCHEN0.- 1.该掩模通常是无线电网络临时标识符（RNTI）。

依赖性

此参数出现在何时完整校验和不匹配被清除了。

模型例子

检查流样本中的CRC错误

使用LTE CRC解码器块来检查编码的数据，以及如何使用LTE Toolbox™的结果进行比较硬件友好的设计。工作流程遵循以下步骤：

算法

展开全部

使用载体或整数输入时，块实现并行CRC算法[2]。该实现与通信工具箱™块使用的算法相同通用CRC发电机HDL优化和通用CRC综合征探测器HDL优化。

为了为现代通信系统提供高吞吐量，块利用并行架构实现CRC算法。该架构递归地计算M.每个CRC校验和的比特W.输入位。在框架的末尾，最终校验和结果将附加到消息。对于多项式长度M.，递归校验和计算W.并行位是

$X^{'} = F_{W.} （ \times 的） X （ + 的） D. 。$

F_W.是一个M.-经过-M.用新输入位选择多项式计算的当前状态的元素的矩阵。D.是一个M.-Element矢量提供新的输入位，与发电机多项式有关，并用零填充。块用逻辑XOR实现逻辑且（+）的（×）。

潜伏

该波形显示了40样本帧，一次输入两个样本，用CRC16多项式编码。输入框架之间没有间隙。输出流已删除校验和，因此输出帧之间存在八个周期。解码器的延迟是3 *CRCLCHEN0./输入+ 5，假设连续的有效输入样本。

表现

这些资源和性能数据是来自针对Xilinx的生成的HDL的合成结果^®Zynq.^®-7000 ZC706板。实施是为了一个CRC24.多项式，没有CRC掩模或输出校验和不匹配和标量输入。该设计达到526.31 MHz时钟频率。

资源	用途
lut.	210.
Lutram.	8.
FFS.	305.
块RAM（16K）	0.

更大的输入向量尺寸增加吞吐量并增加资源使用。

参考文献

[1] 3GPP TS 36.212。“多路复用和信道编码。”第三代合作伙伴计划;技术规范集团无线电接入网络;进化通用地面无线电接入（E-UTRA）。URL：https://www.3gpp.org.。

[2] Campobello，Giuseppe，Giuseppe Patane和Marco Russo。“并行CRC实现。”计算机上的IEEE交易。卷。52，2003年10月10日，第1312页.1312-1319。

扩展能力

C / C ++代码生成
使用Simulink®Coder™生成C和C ++代码。金宝app

此块支持Simulin金宝appk的C / C ++代码生成金宝app^®加速器和快速加速器模式和DPI组件生成。

HDL代码生成
使用HDL Coder™生成FPGA和ASIC设计的Verilog和VHDL代码。

HDL Coder™提供了影响HDL实现和合成逻辑的其他配置选项。

HDL架构

此块具有单个默认的HDL体系结构。

HDL块属性

约束Outputpipine.	通过在您的设计中移动现有延迟，在输出时放置的寄存器数量。分布式流水线不会重新分配这些寄存器。默认为`0.`。有关更多详细信息，请参阅约束Outputpipine.（HDL编码器）。
InputPipeline.	输入管道级的数量以插入生成的代码。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0.`。有关更多详细信息，请参阅InputPipeline.（HDL编码器）。
outputpipeline.	输出流水线阶段以生成的代码插入。分布式流水线和约束输出流水线可以移动这些寄存器。默认为`0.`。有关更多详细信息，请参阅outputpipeline.（HDL编码器）。

也可以看看

块

LTE CRC编码器

职能

LTECRCDECODE.（LTE工具箱）|LTECRCENCODE.（LTE工具箱）

介绍在R2017B.

LTE CRC解码器

描述

港口