过滤器设计HDL编码器
为固定点过滤器生成HDL代码
过滤器设计HDL Coder™会产生可合成的便携式VHDL®和verilog.®用于实现使用MATLAB设计的固定点过滤器的代码®在FPGA或ASIC上。它自动为模拟，测试和验证生成的代码创建VHDL和Verilog测试台。
开始：
过滤器设计HDL Coder™与DSP系统工具箱™集成，可提供统一的设计和实现环境。您可以从Matlab设计过滤器并生成VHDL和Verilog代码®使用过滤器设计器应用程序或Filter Builder应用程序的命令行或DSP系统工具箱。
使用过滤器设计器应用程序为HDL代码生成配置过滤器。
筛选设计HDL编码器的设计条目输入是一种量化过滤器，您可以通过以下两种方式创建：
过滤器设计HDL编码器支持几种重要的过滤器结构，金宝app包括：
离散时间有限脉冲响应（FIR），包括对称，反对称和转插结构
二阶截面（SOS）无限脉冲响应（IIR），包括直接形式I，II和转插结构
多速率过滤器，包括级联集成器 - 梳（CIC）内插器和放测定器，直接FIR和转置的FIR多相内插器和抽取器，FIR保持和线性内插器，以及FIR多相采样率转换器结构
分数延迟过滤器，包括欺凌结构
过滤器设计HDL编码器可以从级联的多速率和离散时间过滤器生成HDL代码。这些单速率和多速率过滤器结构中的每一个都支持固定点和浮点（双精度）实现。金宝app此外，FIR结构支持无符号的定点系数。金宝app
通过量化，调整比例值并重新量化来准备滤波器设计进行代码生成。
探索折叠因子和乘数序列间属性的可能选项的乘数使用。
您可以生成VHDL或Verilog测试台以模拟和测试生成的HDL代码。此外，有HDL Verifier™，你可以生成一个金宝app®cyimulation块连接您的行为滤波器模型和在Simulink中运行的测试，以在Cadence中运行的生成的HDL金宝app®尖锐®和Xcelium™模拟器或导师®MODELEIM®和Questa.®模拟器。Cosimulation通过使您可以直接比较来自生成的HDL代码的结果和在Simulink中运行的行为滤波器模型的结果进行比较，简化了滤波器设计的验证。金宝app此集成允许您应用MATLAB的高级分析和可视化功能，以便测试，调试和验证过滤器设计的HDL实现。金宝app
Questa仿真结果第五阶Butterworth滤波器和DSP系统工具箱的原始过滤器规格结果。
