杰克·埃里克森,MathWorks公司
在生产中,FPGA,ASIC和SoC项目,RTL验证通常消耗最多的时间和任何任务的努力。尽管这方面的努力,错误仍使其成为硅比期望的更高的速率。一个根源是算法的设计,这通常开始在MATLAB之间的通信间隙®或者S金宝appimulink的®和RTL设计和验证。新的算法过于复杂,依靠规范文档和手工编写代码。
该视频呈现给这个沟通的桥梁,在我们通常会看到我们的客户采用这些新技术的顺序提出了一个解决方案:
这几乎立即分阶段进行核查组采用收益的好处,并在长期内鼓励系统/算法设计,硬件设计和硬件验证之间的协作,从而导致更强大和敏捷开发过程。
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