Mathworks今天宣布了HDL验证者为目前可用的201金宝app9B发布开始提供对普遍验证方法（UVM）的支持。HDL验证程序使设计验证工程师能够开发FPGA和ASIC设计，直接从Simulink模型生成UVM组件和测试台，并在支持UVM的模拟器中使用它们，例如来自Synopsys，Cadence和Mentor的模拟器。金宝app金宝app
一种最近的研究由威尔逊研究小组发现，48％的FPGA设计项目和71％的ASIC设计项目依赖于UVM进行设计验证。通常，算法开发人员和系统架构师在Matlab和Simulink中开发新的算法内容。金宝app设计验证（DV）工程师然后使用MATLAB和SIMULINK模型作为RTL测试台的手写代码作为参考，这可能是一个非常耗金宝app时的过程。现在使用HDL验证程序，DV工程师可以自动生成UVM组件，例如Simulink中已开发的系统级模型中的序列或记分牌。金宝app这种方法减少了时间验证工程师花费在无线通信，嵌入式视觉和控制等应用中使用的ASIC和FPGA设计的测试台。
“金宝appSimulink允许我们减少在手工编写生产UVM测试台，测试序列和记分牌上花费的时间大约50％ - 留下更多的时间，以专注于突破性创新的应用，”Allegro aliac开发经理Khalid Chishti说微系统。“对于汽车应用程序设计的，依靠UVM进行生产验证 - Matlab和Simulink简化了开发这些设备算法的一次繁琐的任务。”金宝app
具有新功能，如UVM组件的生成，SystemVerilog断言和Matlab和Simulink的SystemVerilog DPI组件，HDL Verifier现在为设计验证验证ASIC和FPGA的生产验证提供扩展支持。金宝app金宝app通过SystemVerilog的手写代码在HDL模拟器中开发严格的测试台，这些设计验证团队现在可以直接从现有MATLAB和Simulink模型生成验证组件，并重新使用这些模型来速度创建生产验证环境。金宝app
“根据威尔逊研究和导师图形的2018年功能验证研究，DV工程师在Test Bench Development中的ASIC和FPGA项目中花费大约五分之一，”MathWorks主HDL产品营销经理Eric Cigan表示。“HDL验证者从现有MATLAB和SystemVerilog DPI组件生成UVM和SystemVerInog组件的能力，可以提高DV工程师的生产率，并改善系统架构师，硬件设计师和DV工程师之间的协作。金宝app”
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