“MATLAB、S金宝appimulink和HDL编码器对我们来说是必不可少的，因为我们模拟、调试和验证我们的设计作为一个可执行的规范，然后在几乎没有时间内生成初始HDL。”
淳江角真纪，Siglead
今天的存储设备，包括固态硬盘(ssd)和硬盘驱动器(HDDs)，需要先进的信号处理子系统来进行高速数据加密和错误纠正。在许多组织中，工程师用C或c++开发这些子系统的初始算法。然后，这些算法被用作编写和验证用于FPGA或ASIC实现的HDL代码的参考模型。将参考的C算法转换为HDL既耗时又容易出错，因为工程师必须将C的顺序行为映射到硬件的并行行为。这个过程使得设计迭代非常困难。
Siglead Inc.的工程师使用MATLAB进行基于模型的设计®和仿真软金宝app件®弥合算法开发和HDL执行之间的差距。“从由算法工程师硬件工程师开发的HDL或RTL实现设计了一个参考模型运动是很困难的，因为工程师来自这样的不同的背景，”淳江角真纪，总裁兼首席执行官Siglead说。“有了MATLAB和Simulin金宝appk，我们的算法工程师可以自行生成HDL。这加快发展，使我们的硬件工程师专注于其他重要的设计任务，如速度和大小优化“。
Siglead想缩短开发时间为两个核心信号处理系统：纠错系统的硬盘驱动器，将最初在FPGA和AES加扰ASIC为SSD实现。
在HDD项目中，Siglead需要评估几个设计，以确保FPGA实现尽可能紧凑。在SSD项目中，实时性能和时间是满足部件6.4 Gbps要求的关键。
这两个项目使用Siglead用C语言开发参考模型然后手工编码HDL的传统过程会非常困难。“我们的系统包括复杂的信号流和反馈回路，这在C语言中很难描述，”Esumi解释道。“即使我们增加了工程师，我们也不可能按时完成项目，因为更大的团队会增加沟通方面的挑战。”
在过去，这是难以确定的参考模型结果和HDL结果之间的任何差异的原因。误码率等性能指标的系统级验证也是一个挑战。
Siglead工程师使用MATLAB，Simulink和HDL金宝app编码器™为SSD和HDD系统中的信号处理组件建模、模拟、验证和自动生成可合成的HDL代码。
对于HDD信号处理组件，工程师们使用Simulink对几种设计进行建模，包括并行架构，将从驱动器头采集的信号组装成数据。金宝app
Simu金宝applink模型担任整个项目的可执行规范和使团队通过仿真来验证早期设计的功能。
使用定点设计师™，球队转换的浮点设计为定点。然后，他们优化的定点数据类型，完成周期精确模型。
工程师们生成了位真合成的VHDL®来自定点Simulink模型的代码使用HDL编码器并金宝app将其部署到Xilinx上®斯巴达式的®6 FPGA。他们通过比较FPGA的输出和循环精确的Simulink模型的输出来验证FPGA的实现。金宝app针对SSD控制器，Siglead工程师在MATLAB中开发并测试了密钥加密算法。然后，他们使用MATLAB函数块将这些算法合并到Simulink系统模型中。金宝app
从那时起，工程师们遵循了他们在HDD项目中使用的相同的工作流程。在验证了浮点模型之后，他们使用定点设计器将其转换为定点。然后，他们使用HDL编码器生成HDL代码，并使用HDL模拟器模拟代码。
Siglead按时完成了两个项目。SSD控制器的最终ASIC设计已经提交给铸造厂制作工程样品。HDD组件的设计已经进入生产阶段。
开发时间削减了约75％.“通过从验证，周期精确的Simulink模型自动生成HDL代码，我们消除了时间需要手工编写的HDL和验证其功能，”江角真纪说。金宝app“我们估计，HDD项目将采取长达四个月，但我们完成了它在一个月内。该SSD的项目，这将使用我们之前的过程中所采取的两个月里，是在一个星期内完成。”
设计修改在数小时内完成.“有了MATLAB、Simu金宝applink和HDL编码器，我们大大加快了设计迭代，”Esumi说。“在SSD项目中，当我们修改设计以通过并行化提高性能时，我们在3个小时内完成了修改。按照我们之前的流程，我们需要三天的时间。”
工程生产率提高.“MATLAB和Simu金宝applink使我们能够花更多的时间对生产工程工作，包括开发算法和探索设计方案，”江角真纪说。“该SSD的复杂的信号处理算法，通过短短两年的工程师，谁实现并采用HDL编码器在RTL设计自行开发。”
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