MathWorks的废话，亲爱的高密度脂蛋白验证器mit dem aktuell vorliegenden Release 2019b支金宝app持für Universal Verification Methodology (UVM) bietet。Mittels HDL Verifier können Softwaretester FPGA- und ASIC-Entwürfe entwickeln, UVM- komponenten sowie Testumgebungen direkt aus金宝app Simulink-Modellen erstellen und diese in Simulatoren einsetzen, die UVM unterstützen。大足zählen beispielsweise jene von Synopsys, Cadence and Mentor。
Eine kürzlich von der Wilson Research Group durchgeführteStudie ergab, dass 48% der FPGA-Entwurfsprojekte bzw。71% der ASIC-Entwurfsprojekte bei der entwurfsverification auf UVM zurückgreifen。Normalerweise erstellen算法- entwickler和Systemarchitekten neue算法- inhalte在MATLAB和Simulink。金宝appAnschließend nutzen Softwaretester (DV) die MATLAB- und 金宝appSimulink-Modelle als Referenz, wenn sie den Code für RTL-Testumgebungen händisch programmieren。达斯康极端zeitraubend盛。mithilife von HDL验证器können Softwaretester jetzt automatisch UVM-Komponenten (z. B. Sequenzen oder Scoreboards) aus Modellen auf Systemebene erzeeugen, die berits in Simuli金宝appnk entwickelt wurden。Durch diesen Ansatz müssen Softwaretester weniger Zeit für die Entwicklung von Testumgebungen für ASIC und FPGA-Entwürfe aufbringen, die beispielsweise für die drahtlose Kommunikation, Embedded Vision sowie in Steuerungen genutzt werden。
" Durch金宝app Simulink können wir den für die händische Programmierung von UVM-Testumgebungen in der production, für Testsequenzen und Scoreboards erforderlichen Zeitaufwand um etwa 50% reduzieren - diese gewonnene Zeit können wir dazu nutzen, uns auf bahnbrechende Innovationen zu konzentrieren "， sagt Khalid Chishti, ASIC开发经理bei Allegro MicroSystems "Unsere für Anwendungen der automobile industry entworfenen asic basieren zur验证der production auf UVM - MATLAB和Simulink vereinf金宝appachendie ehemals mühsame Aufgabe bei der Entwicklung von Algorithmen für diese Geräte。”
Durch neue Funktionen, beispielsweise die Erstellung von UVM-Komponenten, SystemVerilog-断言和SystemVerilog DPI-Komponenten aus MATLAB和Simulink, bietet金宝app HDL验证den für die production verification von asic和fpga verantwortlichen entwurfsverifikation - teams nun zusätzliche Unterstützung。在HDL-Simulatoren durch中，einhergehenend der Entwicklung strike Testumgebungen händisches Programmieren in SystemVerilog können diese entwurfsverifikation - teams die zur verification erfifikhen Komponenten nun direkt aus bestehenden MATLAB- und Simulink金宝app-Modellen heraus erzeeugen und die model für eine schnellere Erstellung von Umgebungen zur production - verification nutzen。
“Gemäß der von Wilson Research und Mentor Graphics 2018 durchgeführten studdie zur funktionalen verification verbringen Softwaretester bei ASIC- und FPGA-Projekten ettwein Fünftel ihrer Zeit mit der Testbench-Entwicklung”，sagte Eric Cigan, leitender HDL产品营销经理bei MathWorks。”Die Fähigkeit von HDL验证器，UVM- und SystemVerilog DPI-Komponenten aus bereits vorhandenen MATLAB- und Simulin金宝appk-Modellen zu erstellen, kann Die Produktivität der Softwaretester signifikant steigern and Die Zusammenarbeit zwischen Systemarchitekten, hardware warewicklern and softwareteststern fördern "
高密度脂蛋白验证器R2019b ist ab sofort weltweit erhältlich。
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