HDL验证
Testen和Verifizieren冯Verilog- und VHDL-Code mit HDL-Simulatoren和FPGA-Platinen
麻省理工学院HDL验证器™konnen Sie Verilog®- UND VHDL®-设计fpga, asic和SoCs测试和验证。请在MATLAB中输入RTL-Code mit测试台验证码®Simul金宝appink的奥德®ausgeführtwerden，indem SIE EINE Kosimulation麻省理工学院einem HDL模拟器durchführen。Dieselben测试平台könnenMIT FPGA的SoC的UND，Entwicklungsplatinen verwendet werden，嗯HDL-Implementierungen奥夫硬件祖überprüfen。
HDL验证bietet工具献给DAS Debuggen UND TESTEN冯FPGA-Implementierungen AUF赛灵思®——和英特尔®-Platinen。SIEkönnenMATLAB verwenden，嗯第三人以Lesen UND Schreiben在adressierbare注册外观设计奥夫硬件祖TESTEN。SIEkönnenMesspunkte在设计einfügenUND Triggerbedingungen festlegen，嗯实习医生Signale楚Visualisierung UND在MATLAB hochzuladen分析。
高密度脂蛋白校验generiert Verifikationsmodelle苏珥Verwendung RTL-Testbenches, einschließlich UVM-Testbenches(通用验证方法)。在Simulatoren ausgefut中建立了该模型，并给出了该模型的直接编程接口(SystemVerilog Direct Programming Interface, DPI)。
检查现在Loslegen：
Debuggen UND Verifizieren冯Systementwürfen
Verwenden SIE系统测试平台UND Referenzmodelle在MATLAB UND Simulink中，祖庵verif金宝appizieren，OB Verilog-奥德VHDL码funktionalen Spezifikationen entspricht。Verifizieren SIEEntwürfemithilfe冯MATLAB奥德麻省理工学院的Sim金宝appulink巢穴Simulatoren的Incisive®和Xcelium™冯Cadence®奥德书房Simulatoren的ModelSim®UND奎斯塔®冯导师图形®。
Verifikation冯Simu金宝applink的Modellen麻省理工学院HDL-Kosimulation。
集成DES vorhandenen HDL-代码
Binden SIE bereits vorhandenen奥德·冯·Dritten stammenden HDL-代码在MATLAB的Algorithmen奥德Simulink的Model金宝apple EIN，嗯Simulationen奥夫Systemebenedurchzuführen。Verwenden SIE书房Kosimulationsassistenten，嗯Verilog-奥德VHDL码automatisch祖importieren UND Verbindungen MIT HDL-Simulatoren冯Mentor Graphics公司Cadence公司奥德herzustellen。
Importieren冯VHDL-奥德的Verilog-MIT代码数字高程模型Kosimulationsassistenten。
Bestimmung DER HDL-Codeabdeckung
Evaluieren UND verfeinern SIE测试平台在Simulink MI金宝appT Resultaten德Analysetools献给Codeabdeckung UND interaktiven Quellcode-Debuggern DER HDL-Simulatoren冯Mentor Graphics公司UND节奏。FührenSIE测试interaktiv AUS奥德schreiben SIE Skripte献给模具批量模拟。
Ermittlung冯Codeabdeckungs-Statistiken mithilfe DER Kosimulation。
Generierung冯UVM-Komponenten
通用验证方法(uvm - testbench) (Simulink-Modellen)。金宝app为满足您的要求，我们提供产品台架、计分板和待测设计(DUTs)，以及产品台架、测试台架的信息。
UVM-地区信息献给死去funktionale Verifikation。
我的名字是general ierung von SystemVerilog DPI-Komponenten
Generieren您SystemVerilog DPI-Komponenten来自MATLAB-Funktionen奥得河Simulink-S金宝appubsystemen als Verhaltensmodelle苏珥Verwendung Umgebungen毛皮死funktionale Verifikation, einschließlich风投®冯思精辟奥德Xcelium冯Cadence的UND的ModelSim奥德奎斯塔冯Mentor Graphics公司。
Generieren冯SystemVerilog的-Komponenten。
SystemVerilog-Assertions
Generieren SIE本地的SystemVerilog-断言AUS在Ihrem Simulink的潜行断言。金宝appVerwenden SIE模具generierten断言，嗯EINE konsistente Validierung德Entwurfsverhaltens在Simulink UND在Ihrer Ver金宝appifikationsumgebung献给死去PRODUKTION sicherzustellen。
通用代码为einem断言块。
FPGA-在环仿真，试验
Verwenden Sie系统测试工作台在MATLAB中oder Simulink, um hd金宝appl实现auf FPGA-Platinen测试。Verbinden Sie Ihren主机计算机自动化mit FPGA-Platinen冯Xilinx，英特尔®Microsemi的UND®优步以太网，JTAG oder PCI Express®。
Durchführungeiner FPGA-在环仿真-Verifikation麻省理工学院FPGA-Platinen。
Datenerfassung冯的FPGA
在MATLAB中实现了您的自动化操作，并对其进行了分析。分析您在这些数据中所处的位置，然后根据这些数据对异常数据进行验证。
Erfassen冯Signalen UND Hochladen在MATLAB祖尔分析。
[au:] Lese-/Schreibzugriff auf den Arbeitsspeicher
您的MATLAB来自于ujtag，以太网的PCI Express auf Arbeitsspeicher auf der Platine zu, indem Sie einen IP-Core von MathWorks in FPGA-Entwurfe einfugen。Testen您FPGA-Algorithmen mithilfe冯冒犯——奥得河Schreibzugriff AXI-Register汪汪汪和ubertragen您große信号——奥得河Bilddateien来MATLAB Arbeitsspeichern der装饰用锌铜合金。
Zugreifen auf arbeitsspeher auf der Platine von MATLAB aus。
Automatisierung der HDL-Kosimulation
您可以在VHDL-Code中进行自动验证高密度脂蛋白编码器来自durch的vom HDL工作流顾问工具。
通用的eines HDL- kosimulationsmodells mithilfe von HDL工作流顾问。
AUTOMATISIERUNG冯FPGA的测试
FührenSIE EINE硬件Verifikation冯测试平台在MATLAB奥德Simulink的澳大利亚第三人以，indem SIE金宝app FPGA的比特流mithilfe DER整合Entwicklungstools冯赛灵思，英特尔UND Microsemi的generieren。SIE的Fügen祖Testpunkte Sim金宝appulink的-Modellen hinzu，嗯Signale祖erfassen UND在MATLAB祖载货，WO SIE SIE丹恩anzeigen UND analysierenkönnen。
ERSTELLEN EINES FPGA-在环仿真-MIT型号HDL流程顾问。
SystemVerilog的DPI-测试平台
Generieren SIEwährendDER HDL-Codegenerierung EINE SystemVerilog的，测试平台AUS einem Simulin金宝appk的潜行。Verifizieren SIE书房generierten Verilog-奥德VHDL码mithilfe德测试平台MIT HDL-Simulatoren魏某VCS冯思精辟奥德Xcelium冯Cadence公司的ModelSim奥德奎斯塔冯Mentor Graphics公司UND Vivado冯赛灵思。
一般人的DPI-Komponenten麻省理工学院HDL编码器。
此Virtuelle Prototypen
Generieren SIE此Virtuelle Prototypen-Modelle冯的SystemC TLM MIT 2.0 Schnittstellen，嗯SIE在Simulationen MIT virtuellen Plattformen祖nutzen。
ErstellungausführbarerDateien献给此Virtuelle Plattformen AUS Simu金宝applink的Modellen。
IP-XACT-Unterstutzung
Passen SIE死TLM-Schnittstellen DER generierten Komponenten第三人以Importieren冯IP-XACT XML-Dateien的。Verwenden SIE书房TLM-发电机，UM IP-XACT-MIT Dateien祖尔信息详细信息Zuordnung zwischen Simulink的UND书房generie金宝apprten TLM-Komponenten祖erzeugen。
Generieren冯IP-XACT-Dateien AUS Simu金宝applink的Modellen。
Generierung冯UVM-Komponenten
Erzeugen冯UVM-Sequenz-奥德记分牌-Komponenten MIT optimierbaren Parametern
Generierung冯UVM-Komponenten
UnterstützungDER S金宝appimulink的Datentypen nichtvirtueller总线，KOMPLEX UND枚举
Datenerfassung
Leistungsverbesserung贝Nutzung冯梅尔阿尔斯VIER Erfassungsfenstern
MATLAB AXI-Master
Ausführen冯AXI4-Lese- UND Schreibeoperation尤伯杯以太网献给赛灵思ZYNQ-7000的SoC ZC706评估套件UND安富利ZedBoard
详细祖Diesen表示Merkmalen UND书房zugehörigenFunktionen芬登SIE在书房Versionshinweisen。
