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杰克·埃里克森MathWorks
在FPGA上进行原型设计可以实现对真实输入的高速处理,但是由于内部信号缺乏可视性,在出现问题时进行调试非常困难。在HDL Verifier™中,FPGA数据捕获允许您在FPGA中定义要探测的信号,并自动生成将FPGA板连接到MATLAB所需的组件®或仿真金宝app软件®分析信号。通过一个音频设计示例,与Logic Analyzer一起查看这个功能的实际应用。
记录:2017年3月8日
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