开始吧,看建立MATLAB-HDL模拟器连接或者Simulink中的Cosimulation启动HDL模拟器金宝app.
MATLAB®和模拟金宝app®金宝app支持节奏®使用HDL验证器™的验证工具。只有64位版本的Incisive®用于协金宝app同仿真。使用这些推荐的版本之一,它已经对当前版本进行了全面测试:
Xcelium™19.03
HDL验证器共享库(liblfihdls *所以
,liblfihdlc *所以
)是使用海湾合作委员会
收录在《Cadence Incisive》中®模拟器平台分布。在您将自己的应用程序链接到HDL模拟器之前,首先尝试在此基础上进行构建海湾合作委员会
.有关如何构建和链接自己的应用程序的更多细节,请参阅HDL模拟器文档。
MATLAB和Simu金宝applink金宝app支持Mentor图形®使用HDL验证程序的验证工具。使用以下推荐版本之一。每种版本都完全测试了当前版本:
,®核心/ ' 2020.4
ModelSim®PE 2020.4
请注意
HDL验证程序不支持这些版本的Modelsi金宝appm:
Modelsim Me
ModelSim-Intel®FPGA版本
Modelsim-Intel Starter Edition
QuestaSim-Intel FPGA版本
QuestaSim-Intel Starter版本
MATLAB和Simu金宝applink金宝app支持Xilinx®设计工具使用HDL验证器。使用这些推荐版本的FPGA-In-in-Loop(FIL)工具:
Xilinx Vivado®2020.1
Xilinx ISE 14.7
请注意
Xilinx ISE对于Spartan中的FPGA板是必需的®-6,Virtex.®-4, Virtex-5和Virtex-6家族。
有关工具设置的说明,请参见建立FPGA设计软件工具.
MATLAB和SIMU金宝appLINK金宝app支持使用HDL验证者的英特尔设计工具。使用带有这些推荐版本的FIL工具:
英特尔第四的®Prime 18.1.
英特尔Quartus Prime Pro 20.2(适用于英金宝app特尔Cyclone)®仅10 GX)
英特尔Quartus II 13.1(仅适用于金宝app英特尔飓风III板)
有关工具设置的说明,请参见建立FPGA设计软件工具.
MATLAB和Simu金宝applink金宝app支持Microsemi®设计工具使用HDL验证器。使用带有这些推荐版本的FIL工具:
Microsemi自由人®SoC v12.0
有关工具设置的说明,请参见建立FPGA设计软件工具.
关于板的支持,请参阅金宝app金宝app支持的FPGA设备用于FPGA验证.
附加板可自定义添加FPGA板经理.看到金宝app支持的FPGA器件家庭董事会定制.
JTAG连接
小贩 | 所需的硬件 | 所需的软件 |
---|---|---|
英特尔 | USB Blaster I或USB Blaster II下载电缆 |
|
赛灵思公司 | Digilent.®下载电缆。
|
|
FTDI USB-JTAG电缆
|
安装这些D2XX驱动程序。
有关安装指南,请参阅D2XX司机从FTDI芯片网站。 |
|
microSemi | 不支持JTAG连接金宝app |
请注意
当使用Simulink或MATLAB通过Digilent JTAG电缆模拟FPGA设计时,您不能使用任何需要访问JTAG的调试软件;金宝app例如,Vivado逻辑分析仪。
以太网连接
所需的硬件 | 金宝app支持的界面[一个] | 所需的软件 |
---|---|---|
|
|
以太网连接没有软件要求,但确保主计算机上的防火墙不会阻止UDP通信。 |
[一个]的Microsemi FPG金宝appA板的HDL验证器支持包金宝app仅支持SGMII接口。 |
请注意
RMII支持于2金宝app019年龄较大的Vivado版本。
低于2013.4的Vivado版本不支持到Virtex-7 VC707的以太网连接。金宝app
HDL Verifier支金宝app持FIL仿真、FPGA数据捕获和MATLAB AXI master设备,如下表所示。这些板的板定义文件在下载FPGA单板支持包金宝app.您可以添加其他FPGA板与FIL,FPGA数据捕获和MATLAB AXI主机使用FPGA板定制(FPGA董事会定制)。
设备的家庭 | 董事会 | 以太网 | JTAG | 串行总线 | 注释 | ||||||
---|---|---|---|---|---|---|---|---|---|---|---|
费尔 | FPGA数据捕获 | MATLAB AXI主 | 费尔 | FPGA数据捕获 | MATLAB AXI主 | 费尔[一个] | FPGA数据捕获 | MATLAB AXI主 | |||
Xilinx Artix.®-7 |
Digilent Nexys™4 Artix-7 |
x | x | x | x | ||||||
Digilent艺术委员会 | x | x | x | x | x | x | |||||
Xilinx Kintex®-7 |
Kintex-7 KC705 | x | x | x | x | x | x | x | |||
Xilinx Kintex UltraScale™ |
kindex UltraScale FPGA KCU105评估试剂盒 |
x | x | x | x | x | x | ||||
Xilinx Kintex UltraScale +™ |
KCU116 Kintex UltraScale+ FPGA评估试剂盒 |
x | x | x | x | x | x | 有关更多信息,请参见PCI Express Matlab Axi Master(Xilinx FPGA板的金宝appHDL验证器支持包). | |||
Xilinx Spartan-6 |
Spartan-6 SP605 | x | x | x | |||||||
Spartan-6 SP601 | x | x | x | ||||||||
Xup atlys spartan-6 | x | x | x | ||||||||
Xilinx Spartan-7 |
Digilent艺术S7-25 | x | x | x | |||||||
Xilinx Virtex UltraScale |
Virtex UltraScale FPGA VCU108评估试剂盒 |
x | x | x | x | x | x | ||||
Xilinx Virtex UltraScale + |
Virtex UltraScale + FPGA VCU118评估套件 |
x | x | x | x | x | x | ||||
Xilinx Virtex-7 |
Virtex-7 VC707 | x | x | x | x | x | x | x | |||
Virtex-7 VC709 | x | x | x | x | |||||||
Xilinx Virtex-6 |
Virtex-6 ML605 | x | x | x | |||||||
Xilinx Virtex-5 |
Virtex ML505. | x | x | x | |||||||
Virtex ML506. | x | x | x | ||||||||
Virtex ML507. | x | x | x | ||||||||
Virtex XUPV5-LX110T | x | x | x | ||||||||
Xilinx Virtex-4 |
Virtex ML401. | x | x | x |
请注意 金宝app将在将来的版本中删除对Virtex-4设备系列的支持。 |
||||||
Virtex ML402 | x | x | x | ||||||||
Virtex ML403 | x | x | x | ||||||||
Xilinx Zynq® |
Zynq-7000 ZC702 |
x | x | x | |||||||
Zynq-7000 ZC706 | x | x | x | x | |||||||
ZedBoard™ | x | x | x | x | 使用标有“PROG”的USB接口编程。 | ||||||
Zybo™Zynq-7000开发板 |
x | x | x | ||||||||
PicoZed™SDR开发工具包 | x | x | x | ||||||||
MiniZed™ | x | x | |||||||||
Xilinx Zynq UltraScale + |
Zynq UltraScale+ MPSoC ZCU102评估试剂盒 |
x | x | x | |||||||
Zynq UltraScale+ MPSoC ZCU104评估试剂盒 |
x | x | x | ||||||||
Zynq UltraScale+ MPSoC ZCU106评估试剂盒 |
x | x | x | ||||||||
Zynq UltraScale + RFSOC ZCU111评估套件 |
x | x | x | ||||||||
Zynq UltraScale+ RFSoC ZCU216评估试剂盒 |
x | x | x | ||||||||
英特尔Arria®2 |
Arria II GX FPGA开发套件 | x | x | x | x | ||||||
英特尔Arria V. |
Arria V SoC开发工具包 | x | x | x | |||||||
Arria V初学者工具包 | x | x | x | x | |||||||
英特尔arria 10. |
Arria 10 SoC开发工具包 | x | x | x | x | 对于以太网连接,请使用Quartus Prime 16.1或更新版本。 |
|||||
Arria 10 GX | x | x | x | x | x | x | 对于以太网连接,请使用Quartus Prime 16.1或更新版本。 Quartus Prime 18.0不推荐用于Arria 10 GX而不是PCI Express®. |
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英特尔飓风IV. |
Cyclone IV GX FPGA开发工具包 | x | x | x | x | ||||||
DE2-115发展和教育委员会 | x | x | x | x | 阿尔特拉的®DE2-115 FPGA开发板有两个以太网端口。FIL仅使用以太网0端口。确保通过以太网电缆将主计算机与电路板上的以太网0端口连接。 | ||||||
Bememro SDK. | x | x | x | x | |||||||
英特尔Cyclone III. |
Cyclone III FPGA入门套件 | x | x | x | Altera旋风III板支持Quartus II 13.1金宝app 请注意 金宝app在未来的版本中,将取消对Cyclone III设备家族的支持。 |
||||||
Cyclone III FPGA开发工具包 | x | x | x | x | |||||||
Altera Nios II嵌入式评估套件,Cyclone III版 | x | x | x | x | |||||||
英特尔气旋V |
Cyclone V GX FPGA开发工具包 | x | x | x | x | ||||||
Cyclone V SoC开发工具包 | x | x | x | ||||||||
Cyclone V GT开发工具包 | x | x | x | x | x | ||||||
Terasic Atlas-SoC Kit / DE0-Nano SoC Kit | x | x | x | ||||||||
箭头®侧袜开发套件 | x | x | x | ||||||||
Intel Cyclone 10 LP |
Altera Cyclone 10 LP评估套件 |
x | x | x | |||||||
英特尔旋风10 GX |
Altera Cyclone 10 GX FPGA评估套件 |
x | x | x | 必须使用Quartus Prime Pro。 |
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英特尔最大®10. |
Arrow MAX 10 DECA |
x | x | x | x | x | |||||
英特尔Stratix®四世 |
Stratix IV GX FPGA开发套件 | x | x | x | x | ||||||
英特尔Stratix V |
DSP开发工具包,Stratix V版 |
x | x | x | x | x | |||||
Microsemi SmartFusion®2 |
Microsemi SmartFusion2 SoC FPGA高级开发工具包 |
x | 看到安装Microsemi SmartFusion2 SoC FPGA Advanced Development Kit(Microsemi FPG金宝appA板的HDL验证器支持包). | ||||||||
Microsemi冰雹® |
MicroSemi北极火评价套件 |
x | 看到安装MicroSemi Polarfire评估套件(Microsemi FPG金宝appA板的HDL验证器支持包). | ||||||||
MicrosemiTTG4.® |
RTG4-DEV-KIT |
x | |||||||||
[一个]仅适用于64位Windows操作系统的PCI Express连接。金宝app |
限制
对于有多个FPGA设备的FPGA开发板,FIL只能使用一个FPGA设备。
FPGA单板支持包。金宝appFPGA板支持包包含所有支持板金宝app的定义文件。您可以下载一个或多个特定于供应商的软件包。要使用FIL,请至少下载其中一个包,或自定义您自己的板定义文件。看到创建自定义FPGA板定义.
要查看HDL验证器支持包的列表,请访问金宝appHDL验证程序支持硬件金宝app.要下载FPGA板支持包:金宝app
在matlab上首页标签,在环境部分,点击附加组件>获取硬件支持包金宝app.
HDL验证器支持以下FPG金宝appA设备家族的板定制;也就是说,当您创建自己的板定义文件时。看到FPGA董事会定制.PCI Express不支持用于板定制的连金宝app接。
请注意
的Microsemi FPG金宝appA板的HDL验证器支持包不支持单板定制。金宝app
设备的家庭 | 限制 | |
---|---|---|
赛灵思公司 | ARIX 7. | |
Kintex 7 | ||
Kintex UltraScale |
||
Kintex UltraScale + |
||
斯巴达6. | 不支持以太网PHY RGMII。金宝app |
|
斯巴达7. | ||
Virtex - 4 |
请注意 金宝app将在将来的版本中删除对Virtex-4设备系列的支持。 |
|
Virtex 5 | ||
Virtex 6 | ||
Virtex 7 | 金宝app仅支持以太网PHY SGMII。 |
|
Virtex UltraScale |
||
Virtex UltraScale +. |
||
Zynq 7000. | ||
Zynq UltraScale + |
||
英特尔 | Arria二世 | |
Arria V | ||
Arria 10 | ||
气旋三世 |
请注意 金宝app在未来的版本中,将取消对Cyclone III设备家族的支持。 |
|
旋风四世 | ||
旋风V. | ||
飓风十LP | ||
飓风十GX | ||
最多10. | ||
Stratix四世 | ||
Stratix V |
UVM和DPI组件生成支持与协同仿真相同的Cadence Inci金宝appsive和Mentor Graphics Questa和ModelSim版本。您可以生成用于64位或32位Incisive的DPI组件。
此外,UVM和DPI组件生成还支持:金宝app
Synopsys对此®风投公司®MX O-2018.09 SP2
请注意
当你在Debian上运行ModelSim 10.5b中的DPI组件时®8.3,您可能会遇到库不兼容错误:
**警告:**警告:(vsim-7032) 64位glibc RPM似乎没有安装在此机器上。对gcc的调用可能失败。** Fatal: ** Error:(vsim-3827) Could not compile ' stub_syms_of_fooourso ':
设置构建配置来快速跑
.
或者,设置构建配置来指定
并指定编译器标志o3
.
UVM生成还需要一个UVM参考实现,可以从UVM标准的网站.使用默认发布的版本为每个支持的模拟器测试此功能。金宝app
在当前版本中,TLMG包括以下支持:金宝app
编译器:
Visual Studio®: VS2008、VS2010、VS2012、VS2013、VS2015和VS2017
Windows 7.1 SDK
gcc 6.3
SystemC:
SystemC 2.3.1(包含TLM)
你可以从以下网站下载SystemC和TLM库https://accellera.org.有关如何在下载后构建这些库的信息,请参阅Accellera Systems Initiative网站。
系统C造型库(SCML):
SCML 2.4.3
您可以从中下载SCMLhttps://www.synopsys.com.
当在Windows机器上执行HDL验证器产品示例时,可能会出现由Windows路径限制为260个字符引起的错误。有时,条件可以被捕获,你可能会收到如下错误:
生成失败,因为生成文件名超过了Windows限制的260个字符。从具有较短路径的工作目录进行构建,以允许使用较短的文件名创建构建文件
.
然而,通常情况下,长路径是在执行第三方工具(如Vivado或Quartus)期间创建的,这些工具产生的错误似乎是无关的。这些错误的例子有:
错误:[公共17-680]路径长度超过260字节允许的最大窗口:C:\ Users \ User \ OnedRive - Mathworks \ Documents \ Matlab \ examples \ r2021b \ xilinxfpgaboards \ zynqethernet \ elethernetaximasterzynq.srcs \ sources_1 \ bd \design_1 \ ip \ design_1_mig_7series_0_0 \ _tmp \ //design_1_mig_7series_0_0/example_design/rtl/traffic_gen/mig_7series_v4_2_axi4_tg.v请考虑使用OS STALL命令缩短路径长度,通过将部分映射到虚拟驱动器号。请参阅回答记录AR52787.为更多的信息。解决方法:在Windows 7或更高版本中,mklink命令也可以用来创建符号链接并缩短路径。
WARNING: [Vivado 12-8222] Failed run(s): 'clk_wiz_0_synth_1', 'simcycle_fifo_synth_1' wait_on_run: Time (s): cpu = 00:00:00;时间= 00:02:16。内存(MB):峰值= 1636.988;} {# error " error: Synthesis failed"} {# error " error: Synthesis failed"}
Error (12006): Node instance "ident" instantiates undefined entity "alt_sld_fab_altera_connection_identification_hub_171_gdd6b5i"确保所需的库路径被正确指定,定义指定的实体,或更改实例化。如果此实体表示英特尔FPGA或第三方IP,则为该IP生成合成文件。
当运行该示例的根文件夹已经相当长时间,例如超过100个字符,可以怀疑长路径。
在检测到的和未检测到的长路径场景中,为了避免错误,使用以下方法之一:
将示例目录映射到较短的驱动器别名。例如,下面将从路径中删除122个字符,为260个字符限制提供更多空间。
cmd> subst W: " C:\Users\janedoe\OneDrive - Personal\Documents\MATLAB\Examples\R2021b\hdlverifier\GettingStartedWit金宝apphSimulinkHDLCosimExample "
打开示例后,将示例目录复制到具有短名称的目录(例如/ tmp
)。