HDL编码器
Generierung冯VHDL- UND的Verilog-代码献给FPGA的UND ASIC-Entwürfe
HDL编码器generiert portablen，synthetisierbaren的Verilog®- UND VHDL®-Code AUS MATLAB®-Funktionen，S金宝appimulink的®-Modellen Stateflow的UND®-Diagrammen。明镜generierte HDL-代码卡恩献给模具FPGA-Programmierung奥德献给ASIC-Prototypen UND-Entwürfeverwendet werden。
HDL编码器umfasst einen工作流程顾问献给模具automatisierte Programmierung冯赛灵思®- ，Microsemi的®- UND英特尔®-FPGAs。SIEkönnen模HDL-Architektur（49:42）UND -Implementierung steuern，kritische Pfade hervorheben UNDSchätzungen德Hardwareressourcennutzung generieren。HDL编码器ermöglicht模Rückverfolgbarkeitzwischen Ihrem 金宝appSimulink的莫代尔UND DEM erzeugten Verilog- bzw.VHDL码UND damit奥赫死Codeverifizierung贝HochintegritätssystemengemäßDO-254 UND anderen标准。
检查现在Loslegen：
Abstrahierter Hardwareentwurf
瓦伦SIE AUS尤伯杯300 HDL-fähigenSimulink的金宝appBlöcken，MATLAB-Funktionen UND Stateflow的-Diagrammen献给巢穴EntwurfIhres子系统。Simulieren SIE DAS Hardwareverhalten Ihres Entwurfs，eruieren SIE替代Architekturen UND generieren SIE synthetisierbaren VHDL-奥德的Verilog代码。
Hardwarearchitektur EINES Algorithmus楚Pulserkennung。
HerstellerunabhängigerEntwurf
Generieren SIE synthetisierbaren RTL码献给EINE Vielzahl的ImplementierungsabläufenUNDFPGA的，ASIC- UND SoC-Bauteilen。Dieselben Modellekönnenproblemlos献给Prototypen UND的Zum Erzeugen冯Produktionscode wiederverwendet werden
Generierung冯effizientemherstellerunabhängigenUND synthetisierbaren RTL码，DER AUF beliebigen FPGA的，ASIC-奥德SOC-Gerätenbereitgestellt werden卡恩。
Generierter HDL-代码IST麻省理工学院的马克Quellmodell UND书房Anforderungenverknüpft。
Schnellere Hardwareentwicklung
丹克DER集成DES Algorithmen- UND Hardwareentwurfs在einer einheitlichen地区信息拉森SICH死hochwertigstenSystementwürfedeutlich effizienter bestimmen。SIE erkennen zudemfrühzeitigIM工作流程，魏圣美模Hardwareimplementierung SICHmöglicherweise奥夫Algorithmenbeschränkungenauswirkt。
第三人以effiziente合作机构werden详细DER HardwareimplementierungfrühzeitigIM工作流程祖Algorithmenhinzugefügt。
贝瑟optimierteEntwürfe
TESTEN SIE EINE Vielzahl一个Optionen献给死Hardwarearchitektur UND Festkomma-Quantisierung，bevor SIE SICH献给EINE bestimmte RTL-Implementierung entscheiden。Synthesetechniken AUF动态心电AbstraktionsebeneSORGEN献给模具effiziente Zuordnung zuBauteileressourcen魏某逻辑学，DSP-BlöckenUND RAM。
Schnelle Evaluierung verschiedenster Implementierungsoptionen。
FrühzeitigeVerifizierung
Simulieren SIE DIGITALE bzw.类比Funktionen UNDSoftwarefunktionalität奥夫Systemebenefrühzeitig在Ihrem工作流UND SORGEN SIE献给模具kontinuierliche集成，währendSIE IHRE Modelle weiter献给死Implementierung anpassen。Verwalten SIE测试包，MESSEN SIE死Testabdeckung UND erzeugen SIE Komponenten献给模具zügigeRTL-Verifikation。
Verifikation UND调试冯abstrahierterFunktionalitätsowie Generierung冯Modellen献给芯片RTL-Verifikation。
FPGA-basierte Bauteile
Generieren SIE RTL码，DER effizient AUF赛灵思- ， -英特尔- UNDMicrosemi的-FPGAs sowie系统芯片-Bauteile abgebildet werden卡恩。Eingaben UND AusgabenkönnenSIE mithilfe冯硬件Support金宝apppaketen献给gängigePlatinen奥德MIT eigenenReferenzentwürfen书房I / O引脚UND AXI-Registern奥夫Bauteilebene zuordnen。
TESTEN EINES Algorithmus献给死Funkkommunikation奥夫einer FPGA-Prototypenplatine。
ASIC的工作流程
Entwerfen UND verifizieren SIE abstrahierteHardwarefunktionalitätUND -architekturen IM Kontext Ihrer gemischten analogen bzw.digitalen Systeme的UND Softwaresysteme。Generieren SIE丹恩lesbaren UND regelkonformen RTL码，DER EINE霍厄Ergebnisqualität（结果质量）AUFASIC- 硬件erzielt。
Echtzeit仿真UND -Tests
Schreiben SIE代码献给programmierbare FPGA的I / O模块冯的Speedgoat麻省理工学院的HDL工作流程顾问UND simulieren SIE SIE mittels金宝appSimulink的实时™。本地Fließkomma-HDL-Codegenerierung vereinfacht工作流程zugunsten冯äußerstakkuratem原型。
Nutzung冯HDL流程顾问BEIM Entwurf献给EINE FPGA的I / O-铂金冯的Speedgoat。
Funkkommunikation
Entwerfen SIE Algorithmen奥夫Systemebene mithilfe冯erfassten奥德现场übertragenenSignalen UND的FügenSIE丹恩Hardwarearchitekturdetails hinzu奥德verwenden SIE bereits vorhandene Subsysteme UNDβ受体拮抗剂DER无线HDL工具箱™。模具Bereitstellung卡恩献给vorkonfigurierteSDR-Plattformen（软件定义无线电）奥德benutzerdefinierte Zielhardware erfolgen。
Implementierung冯Hardwarearchitekturen献给Funkkommunikationsalgorithmen。
电机 - UND Leistungssteuerung
Implementieren SIE komplexe latenzarmeSteuerungs- UND RegelungssystemeAUF FPGA的，ASIC-奥德SOC-硬件，指数ohne大北模合适的话nötigeFließkomma-Genauigkeit祖verlieren。Simulieren SIE Regelstreckenmodelle，stellen SIE Ihren Entwurf献给Prototypen bereit UND verwenden SIE genutzte Modelle erneut献给死Produktionsbereitstellung。
Generierung冯HDL AUSFließkomma-Algorithmen楚Motorregelung。
HDL-optimierteβ受体拮抗剂献给死去Video- UND Bildverarbeitung。
HIL-Regelstreckenmodellierung
ERSTELLEN SIE Echtzeit-Simulationen komplexer的Simscape™-HIL-Regelstreckenmodelle（硬件在半实物），模具奥夫FPGA-RCP-Systemen（快速控制原型）ausgeführtwerden。麻省理工学院的Simscape HDL工作流顾问拉森SICH automatisch的Speedgoat-FPGA-I / O模块programmieren。
Konvertierung EINES的Simscape-Regelstreckenmodells祖尔Bereitstellung奥夫einer的Speedgoat-FPGA-I / O-铂金
Entwurf献给硬件
Entwickeln SIE Algorithmen，死effizient MIT Streamingdaten arbeiten。SIE的Fügen麻省理工学院Hardwarearchitekturdetails HDL-fähigen金宝appSimulink的Blöcken，benutzerdefinierten MATLAB的Funktionen UND Stateflow的-Diagrammen hinzu。
VOMFließkomma的Zum Festkomma
北德Festkomma-Quantisierung werden zugunsten einer effizienteren Implementierung Abstriche北德numerischen Genauigkeit中考夫genommen。定点设计™ermöglicht死AUTOMATISIERUNG UND VERWALTUNG dieses Prozesses，während模本地Fließkomma-HDL-Codegenerierung献给Genauigkeit贝Operationen MIT布赖滕dynamischen Bereichen sorgt。
Automatisieren SIE死Festkomma-Quantisierung，synthetisieren SIE MIT nativemFließkomma奥德kombinieren SIE贝得Ansätze。
原型UND Verifikation
Eliminieren SIE错误frühzeitig潮湿vorgezogener Verifikation UND stellen SIE西歇尔，DASS模具五金IM Systemkontext魏erwartet funktioniert。麻省理工学院HDL验证™könnenSIE FPGA-Prototypen DIREKT AUS MATLAB UND的S金宝appimulink heraus debuggen UND死nötigenKomponenten献给EINE schnellere RTL-Verifikation generieren。
Verifizieren SIE abstrahierteFunktionalität，simulieren SIE generierten HDL-代码奥夫einem MIT的Simulin金宝appk verbundenen FPGA UND erzeugen SIE模具nötigenSimulationsmodelle。
AXI4-流献给MIMO
IN / OUT-KanälenErzeugen冯IP-MIT Kernen mehreren
AXI-MIT大师达赫Bandbreite
Erzeugen冯IP-MIT Kernen二つ512位奥夫einem AXI4-Masterdatenport
的Simscape硬件在环仿真
发展协会冯HDL AUS mehreren的Simscape-Netzen
HDL-MIT输出Obfuskation
Erzeugen冯HDL-代码（泡子文本）MIT randomisierten Namenskennungen
每秒（GSPS）NCO千兆采样
Erzeugen框架-basierten输出AUS HDL-optimierten NCO献给Hochgeschwindigkeits-Anwendungen（楚代码Generierung IST DSP系统工具箱erforderlich）
Variabler CIC-Dezimierungsfaktor
Festlegen DES Dezimierungsfaktors ALS Eingabe在书房CIC-Dezimierer HDL-optimierten块（楚代码Generierung IST DSP系统工具箱erforderlich）
详细祖Diesen表示Merkmalen UND书房zugehörigenFunktionen芬登SIE在书房Versionshinweisen。
