在本次网络研讨会，您将学习如何利用HDL编码器来探索设计选择调整到特定的速度和面积的限制。使用HDL编码器，您可以调用几个优化特性，这些特性允许您共享硬件资源以减少面积占用，并允许您通过流水线设计来改进设计的时钟频率。

MathWorks的工程师将展示最新的增强HDL编码器，从Simulink模型，MATLAB代码和Stateflow图生成可综合的Verilog和VHDL时使迭代工作流程探索的速度/区设计的空间。金宝app

我们将讨论以下议题：

• 面积优化
  • 基本面积优化工作流程
  • 资源共享Simulink模块和MA金宝appTLAB代码
  • RAM映射：映射矩阵MATLAB到FPGA块RAM
  • 循环流：“为”循环和矩阵运算高效的实现MATLAB的
• 速度优化
  • 基本速度优化工作流程
  • 反向注释:在Simulink中可视化后合成和后映射关键路径金宝app
  • 插入流水线寄存器在Simulink模型和MATLAB代码金宝app
  • 分布式流水线：基于重定时的自动优化

主持人:Girish Venkataramani是HDL优化和HW/SW联合设计小组的组长。自2007年以来，他一直致力于HDL编码器产品，并且是该产品的编译器基础结构和HDL(速度/区域)优化框架的首席架构师。在加入MathWorks之前，Girish研究了几个涉及到不同的C-to-HDL编译器工具的研究问题。他拥有卡内基梅隆大学电子和计算机工程博士学位，在那里他研究了异步C-to-HDL编译器中的性能分析和优化问题。他拥有加州大学河滨分校的计算机科学硕士学位。