“写VHDL是乏味的，手写代码仍然需要验证。使用Sim金宝appulink和HDL编码器，一旦我们模拟了模型，我们就可以直接生成VHDL并原型FPGA。它节省了很多时间，而生成的代码包含一些我们没有想到的优化。“
Frantz Prianon，Semtech
无线RF接收器用于一系列应用，包括无线安全系统，工业监控，抄表和家庭自动化。在过去，半导体供应商主要使用模拟设计建立了这些接收器。如今，供应商正在转换到数字和混合信号设计，以降低功耗并简化与其他组件集成。
在Semtech公司的工程师正在扩大其使用MathWorks工具进行基于模型的设计过渡到数字平台。多年来，工程师建模和生成HDL代码与MATLAB过滤器®和过滤器设计HDL编码器™。在他们最近的项目，他们使用的Simulink金宝app®和HDL编码器™生成VHDL®对于整个设计。
“有没有优势，手写VHDL，”弗朗茨Prianon，IC设计工程师Semtech公司说。“使用Sim金宝appulink和HDL编码器，我们有系统的一个模型。我们模拟它，所以我们知道它的工作原理。我们从其生成代码，所以我们可以使用一个模型，直到项目结束。这是一个重要的能力，因为我们相信，我们已经实现了设计相匹配，并且其设计符合规范“。
SEMTECH工程师需要开发用于频移键控（FSK）的数字接收器链和使用低IF架构的最小移位键控（MSK）解调。他们希望在项目的验证期间评估性能，功耗和布局区域的多种设计理念。为每个设计的替代方案编写VHDL将是耗时的，限制团队可以考虑的替代品的数量。
超出原型阶段，SEMTECH工程师希望改善其传统开发工作流程的生产代码。“在我们建模我们的系统以确保他们满足要求之后，我们曾经在VHDL中重新实现它们，并在新工具中重新运行模拟，”普兰森说。“我们总是有机会引入错误，我们永远无法确定模型对应于新的VHDL代码。”
Semtech公司使用MathWorks工具进行基于模型的设计迅速了解和评估设计理念，生成生产VHDL代码，提高工程团队之间的协作，加快数字接收机链FSK和MSK解调的发展。
在PriStudy阶段，SEMTECH工程师基于系统规范在SIMULINK中创建了一个浮点模型。金宝app它们使用来自通信工具箱的块™为了模拟通道中的噪声并实现FSK和MSK解调。
使用信号处理工具箱™和DSP系统工具箱™，一名工程师设计和分析了级联集成器 - 梳子（CIC）和有限脉冲响应（FIR）数字滤波器，而另一台工程师正在研究Sigma-Delta模数转换器（ADC），锁相环（PLL）以及使用Simulink的完整系统的其他部分。金宝app
一旦数字接收机链的单独部分已被模拟，工程师们分享了他们的Simulink模型相互验证他们的组件设计将系统集成前一起工作。金宝app
工程师跑仿真来验证设计和使用来自通信工具箱中的错误率计算块计算的误码率。
随着定点设计师™它们转换的设计从浮点到定点表示，它们用于进行位真模拟。
SEMTECH工程师使用HDL编码器从完整接收链的SIMULINK模型生成VHDL。金宝app要验证VHDL，它们使用了HDL验证程序™用它的模拟模拟设计金宝app导师图形®Questa.®模拟器。
Semtech公司目前正在开发ASIC实现的接收器链。
原型创造了50％更快。“当我们自己写VHDL时，它很容易需要两个月的时间来创造FPGA原型，”普兰森说。“通过Sim金宝appulink和HDL编码器，我们消除了每个块的繁琐手编码并在几周内创建原型。”
验证时间从几周缩短到几天。“在以前的项目上，我们将花费至少两周的写作长椅验证我们的VHDL，”普拉森召回。“使用HDL验证程序，我们可以运行Cosimulations，测试模型中的多个关键点，并验证VHDL，通常在不到一天内。”
优化，更好的性能设计。基于模型的设计使EMTech能够缩短从需求到Tape-Out的开发时间约为33％。“我们使用了我们节省改善设计的时间，”普兰森说。“MathWorks工具使我们能够探索更多替代品和新功能，并最终提供更优化，更好的设计。”
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