过滤器设计HDL编码器
HDL-CodeFürSteChomma-Filter Estellen
Filter Design HDL Coder™erzegt synthetisierbaren, portierbaren VHDL®和Verilog®-代码zum实现von fixpunkt - filter, die mit MATLAB®在FPGAS OTER ASICS ORSTELLT WURDEN。ES WERDEN AUTOMATISCH VHDL-und Verilog-Testbenches Estellt，Diezum Simulieren，Testen und Verifizieren des Generierten Codes Verwendet WerdenKönnen。
奥地利第一储蓄Schritte:
Filter Design HDL Coder™WURDE DIE DSP System Toolbox™Integhiert，UM Design undingierungsumgebung Zu Vereinheitlen。das entwerfen von filtern bzw。Das Eerstellen von vhdl- und Verilog-code Kann EntwederÜberdie matlab®DSP系统工具箱erfolgen中的befehlszeile oder。大北威登模具应用“滤芯设计与分析”和“滤芯制造”。
您的滤镜设计程序，您的滤镜für die HDL-Codegenerierung zu konfigurieren。
DieEingabeFürdennentwurf在过滤器设计HDL编码器IST EIN Quantisierter过滤器，DEN SIE AUF ZWEIERLEI WEGENERSTELLENKönnen：
- Filter mittel DSP系统工具箱entwerfen和quantisieren
- 请把过滤器放进去信号处理工具箱™und standisieren sie diesenanschließend麻省理工学院DSP系统工具箱
Filter Design HDL Coder unterstützt zahlreiche bedetten Filterstrukturen, unter anderem:
(FIR，有限脉冲响应)、对称吸入、反对称吸入和透鼻吸入
二阶部分（SOS）麻省理工学院Unendlicher Impulstantwort（无限脉冲响应，IIR），Die Direkte Strukturen Der形式I und II Sowie Transponierte Strukturen Umfasst
Multiraten-Filter， die Strukturen für kaskadierte积分器梳(CIC)插值和Decimatoren，直接形式FIR和transsponierte FIR多相插值和Decimatoren, FIR保持和线性插值sowie FIR多相abatoren umfassen
分数延迟过滤器，inclusive farrow-strukturen
滤波器设计HDL编码器kann HDL- code aus kaskadierten multiraten -Filter和zeitdiskreten Filter erstellen。Jede dieser Einzelraten- and Multiraten-Filterstrukturen unterstützt die Umsetzung über Festkomma- und Gleitkomma-Arithmetik (doppelte Genauigkeit)。Zusätzlich unterstützen die firs - strukturen vorzeichenlose festkoma - koeffizienten。
Bereiten Sie Deniferentwurf Zur Codegenerierung Mittels Quantisierung Vor，Indem Sie Die Werte Anpassen，Skalieren underneut Quantisieren。
Untersuchung von parallelisierungsfaktoren under entsprechenden verwendung von multiplizierern bei allenmöglichenoptionen der SerialPartition-Eigenschaft。
Der VHDL- und Verilog-Code für Festkomma-Filter kann entweder über die App“Filter Design and Analysis”oder“Filter Builder”generiert werden。在beiden应用können您的HDL-Codes Optionen festlegen, welche die Implementierungsarchitektur bestimmen, Port-Datentypen wählen，管道注册einfügen，和mehr。Über weitere Optionen können您的测试邮箱für您的数据库- entwurf Ihres过滤器。
请把我的名字记在HDL上。
过滤器设计HDL编码器Generiert HDL-CodeFür过滤器und Die Testbench Eines Quantisierten滤波器Anhand EIGERGewählten选项OIGenschaftsnamens und Eigenschaften-Wertepaars。在柴油机塞内森·斯里：
- Sprachelemente Benennen.
- 端口参数Festlegen
- 您的HDL-Codegenerierung anwenden是什么意思
所有的本征都是标准的。您可以können die HDL-Ausgabe anpassen，因为您可以在“滤波器设计和分析”或“滤波器生成器”应用程序中使用。在den Apps können Sie Eigenschaften festlegen, die verknüpft sind mit:
- HDL-Sprachspezifikationen
- Spezifikationen für日期和位置
- 重置spezifikationen.
- Optimierungen des HDL-CODES
- Anpassungen der Testbench
Geschwindigkeits- und Flächenmetrik eines 27-Tap firm - filters für Videoanwendungen。
您可以können eine VHDL- oder Verilog-Testbench zum Simulieren和测试一般的hdl代码。Außerdem können麻省理工学院高密度脂蛋白校验™einen Block zur联合模拟mit金宝app®Erersellen，UM Ihr VerhaltensBasiertes FilterModell Sowie Die在Sim金宝appulink Laufenden Tests Mit Dem Generierten HDL-Code ZuVerknüpfen，Der In Den Simulatoren Cadence®尖锐®和Xcelium™、导师®MODELEIM®和,®ausgefuhrt将。我们的联合仿真是验证我们的滤波器的，因为我们使用的是通用的HDL-Code和Simulink中的dem ausgeführten，我们使用的是基本的滤波器模型können。金宝app集成können Sie die forschrittlichen analysis - and Visualisierungsfunktionen von MATLAB和Simulink zum Testen，调试和验证金宝appHDL-Implementierung Ihrer Filterentwürfe nutzen。
Questa-Simulationsergebnisse eines Butterworth-Filters der fünften orderung and Ergebnisse der ursprünglichen Filterspezifikation von DSP System Toolbox。
