安文德伯里希特

法拉第加速SIP开发并收缩NAND闪光控制器ECC发动机门数为57％，基于模型的设计

挑战

加快SOC和ASIC的发展

解决方案

使用MathWorks工具进行基于模型的设计，加速系统级模拟，提高系统性能，缩短上市时间

后果

  • 模拟速度快了200倍
  • 吞吐量性能增加了15％
  • 登机门数量减少57%

“Simu金宝applink环境是系统级架构探索的理想环境。模拟速度比我们以前的工作流程快200倍，Simulink模型可以轻松转换为C和HDL代码，从而实现高可扩展性和可重用性。”

陈健，法拉第
法拉第在SoC上的硅IP。

许多集成电路制造商依靠硅知识产权（SIP）供应商进行片上系统（SoC）和专用集成电路（ASIC）设计。对于SIP设计者来说，内存控制器代表着一个机遇和挑战：一个机遇，因为每个微处理器子系统都需要一个内存控制器；这是一个挑战，因为内存控制器是复杂的设计，需要不断增强以支持广泛的内存设备。法拉第技术公司（Faraday Technology Corporation）等SIP提供商如果能够减少其设计的门数，缩短内存控制器和其他模块的开发周期，从而最终降低客户的成本，那么他们将获得竞争优势。金宝app

法拉第采用了基于模型设计的Mathworks工具，以加速SIP开发，探索系统级设计替代品，并改善工程师之间的沟通。

“金宝appSimulink是一个很好的环境，用于集成，模拟和探索设计架构，”法拉第ESL方法经理Ken Chen说。“通过Sim金宝appulink，我们可以比RTL仿真执行基于周期的模拟，这使我们能够快速识别最佳设计配置并更快地获得产品。”下载188bet金宝搏
法拉第NAND闪存控制器纠错码（ECC）引擎的状态流程图。

挑战

在法拉第的开发工作流程中，工程师创建设计模块，可以快速配置并组装成集成系统级模型。过去，这些模块是用SystemC、C++或Verilog手工编码的。®. 当内存控制器标准改变时，模块必须重新编码。手工编码不仅需要时间，而且这些模块常常必须被移植到另一种语言中，以便在专有的仿真平台上进行RTL仿真。

当法拉第的模块包括离散时间相互作用时，模拟本身很慢。例如，控制双数据速率（DDR）存储器或闪存数据流量的模块必须采用复杂的通信协议，并管理大量数据。模拟这些模块证明这么缓慢，以满足其截止日期，法拉第不得不限制设计迭代和测试。随着时间的优化时间，设计用于最坏情况场景的工程师，它导致了具有更多盖茨的次优设计 - 以及更高的成本 - 比必要的成本更高。
各种条件下的系统性能曲线。更快的仿真使能传真能够执行更多的设计迭代并实现更好的系统优化和性能。

解决方案

法拉第工程师建立了新的工作流程，他们使用matlab®，S金宝appimulink®、和状态流®模拟并模拟其系统级设计和Simulink Coder™和HDL Coder™以从其型号生成代码。金宝app

在Simulink和S金宝apptateflow中，工程师们对多个设计模块进行建模，包括DDR和flash控制器的有限状态机（FSM）。他们在Simulink中进行了广泛的模拟，以确保模型在一系列配置中的循环精度。他们使用MATLAB对模型进行统计分析。

在架构设计阶段，法拉第工程师评估了各种模块组合，并尝试了不同的参数值。他们利用模拟结果优化和改进设计。“Stateflow使得工程师们可以很容易地在一个易于理解的抽象层次上详细地交流复杂的控制器设计，”陈说。

作为RTL模拟的快速替代，法拉第工程师使用Simulink编码器从他们的模型生成C代码。此C代码提供了程序员对设计的看法，可以集成到金宝app许多虚拟平台解决方案中，用于软件开发和系统级架构探索。金宝搏官方网站

在实施阶段，而不是手动编码他们的设计，法拉第工程师使用HDL编码器从相同的Simulink模型自动生成HDL代码，以集成到其RTL仿真中。金宝app此工作流使得Faraday能够缩短他们从架构设计移动到基于FPGA的原型的设计过程。

法拉第已完成DDR和闪存控制器项目，并按时向客户交付SIP设计。工程团队的定位是通过重用和调整现有模型来加速未来内存控制器项目的开发。
门计数优化的结果。通过在各种条件下探索系统性能，法拉第工程师满足了性能要求，并移除了冗余元件以优化门计数。

后果

  • 模拟速度快了200倍.使用Simulink和StateFlow的系统级模型模拟比相对的RTL模拟快20金宝app0倍。因此，法拉第完成了更多的设计迭代并快速识别出最佳参数和配置。

  • 吞吐量性能增加了15％. 金宝appSimulink仿真揭示了传统设计的低效性，特别是仲裁器和FIFO机制。法拉第的工程师没有重新设计整个系统，而是专注于这些组件，使吞吐量迅速提高了15%。通过对新型DDR控制器采用基于模型的设计，法拉第将系统性能提高了33%以上。

  • 登机门数量减少57%.在过去，缓慢模拟和严格的时间表有限的设计迭代，并强迫法拉第仅供最坏情况的场景设计。使用MATLAB，SIMUL金宝appINK和StateFlow，它们在标称和最坏情况下应用统计错误模型并评估了系统性能。然后，他们可以做出明智的权衡决策，将整体门计算在一个项目上减少57％。

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