ZIEL：金宝appSimulink的Modelle献给死去HDL代码Generierung vorbereiten。Erzeugen冯HDL代码UND测试平台献给einfache Modelle。

• Vorbereitung EINES 金宝appSimulink的型号
• Erzeugung冯HDL代码
• Codeüberprüfung第三人以Verlinkungen zwischen HDL代码UND的Simulin金宝appkBlöcken
• Erzeugung einer测试平台
• Verifizierung DES erzeugten HDL代码麻省理工学院einem HDL-Simulationsprogramm

ZIEL：Benutzen DES定点工具楚Verbesserung冯Effizienz UND Genauigkeit冯Simulink的Modellen麻省理工学院Fes金宝apptkomma-Arithmetik。

• Anwendung冯定点Skalierungs- UND Vererbungsregeln
• 诠释社会学DES定点设计工作流程
• Verwendung DES定点顾问
• Verwendung DES定点工具
• AUTOMATISIERUNG DER定点Konvertierung mittels Kommandozeilen-Schnittstelle

ZIEL：Verwenden冯Multiraten Modellen毛皮死HDL代码Erzeugung

• Vorbereitung EINES多速率型号献给死去HDL代码Erzeugung
• Erzeugung冯HDL代码献给单UND多时钟引脚
• 诠释社会学UND Anwenden冯Techniken BEIM Umgang MIT时钟域交叉

ZIEL：Benutzen冯管线Strukturen，嗯定时Anforderungen祖erfüllen。Auswählenspezifischer硬件Implementierungen UND verwenden冯资源共享献给死去Chipflächen-优化处理。

• HDL代码Generierung MIT数字高程模型的HDL工作流顾问
• Einhaltung冯定时Anforderungen mittels流水线
• 瓦尔bestimmter硬件Implementierungen献给unterstützteSimulink的β受体拮抗剂金宝app
• 分享冯FPGA / ASIC Ressourcen在Subsystemen
• ÜberprüfungDES optimierten HDL设计奥夫比特UND Taktzyklus，Genauigkeit
• Zuweisung冯Simu金宝applink的Blöcken祖vorgesehenen硬件Komponenten AUF DEM FPGA

ZIEL：Implementieren冯nativenFließkommaberechnungen在HDL代码献给EINEhöhereGenauigkeit。Vergleichen冯浮点UND定点Operationen。

• Einsatz冯native浮点（warum UND WANN）
• Erzeugung冯plattformunabhängigenHDL代码
• Vergleich冯浮点UND定点
• 优化处理冯浮点Implementierungen

ZIEL：Integrieren冯handgeschriebenem HDL代码奥德einbinden冯IP anderer Anbieter。

• 集成冯externem HDL代码
• ErhöhungDER Lesbarkeit冯generierten HDL代码

ZIEL：ÜberprüfenDES HDL代码温特Benutzung EINES HDL-Simulationsprogramms IM Simulink中潜金宝app行。

• Verifizierung冯HDL代码，welcher MIT HDL编码器erzeugt wurde
• Vergleichen冯manuell geschriebenen HDL代码麻省理工学院einem “Goldenen莫代尔”
• 集成冯HDL代码在Simulink Modelle楚模拟金宝app