杰克·埃里克森MathWorks
每个时钟并行处理多个像素使FPGA和ASIC硬件能够处理4k、8k或高帧速率视频流。Vision HDL工具箱™支持每个时钟的多像素处理。金宝app它的帧对像素和像素对帧网关块提供了简单的设置,可以将设计的输入和输出从一个像素并行切换到4或8个像素,它的内置块(如图像过滤和边缘检测)天生就支持这种模式。金宝app
为了开发自定义的每时钟多像素算法,Vision HDL工具箱中的行缓冲块存储了足够的行,以形成您指定的邻域大小,并且每次输出1、4或8个像素的列和控制信号。
所示的设计是示例的自定义实现这个视频它使用内置块。它展示了如何使用行缓冲区来创建四个并行的邻域窗口,这些邻域窗口将由一个定制设计的图像过滤器和边缘检测器进行处理。并行窗口有很大的重叠,因此设计的架构是为了共享这些硬件资源。最后,讨论了硬件微体系结构方面的注意事项,如寄存器管道插入和在满足延迟需求的同时减少乘数使用的方法。
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