在传统的VHDL中®或Verilog®在测试台上，HDL代码用于描述逻辑设计的刺激，并检查设计的输出是否符合规范。然而，许多工程师使用MATLAB®和Sim金宝appulink®帮助创建VHDL或Verilog测试台，因为该软件提供了高效紧凑的表示法来描述算法，以及用于检查算法行为的可视化工具。
以这种方式使用MATLAB和Simulink的工程师有多种金宝app选择来验证算法的HDL实现是否正确。
使用HDL协同模拟进行验证
将MATLAB或Simulink金宝app测试台与HDL模拟器结合使用，以验证测试中的设计（DUT）。HDL验证器™使之自动化联合仿真处理并执行MATLAB或Simulink与HDL模拟器之间的通信和同步。MATLAB或Simulink测试台可以将HDL模拟器的输出值与真值模型的金宝app预期值进行比较，并报告错误比较。
FPGA在环仿真中的验证
将MATLAB或Simulink金宝app测试台与已编程为锡林克斯®,英特尔®或美高森美®FPGA开发板FPGA在环仿真. HDL验证器可与FPGA供应商工具结合使用，以编译HDL，构建编程文件，将其加载到开发板上，并执行MATLAB或Simulink会话与开发板之间的通信。使用FPGA在环仿真，无需生成Verilog或VHDL测试台，因为MATLAB或Simulink可用于此目的。金宝app
使用HDL编码器生成的HDL测试台进行验证
什么时候HDL编码器用于从MATLAB代码和Simulink模型生成可合成的HDL代码，您可以选择生成独立的Verilog或VHDL测试台，该测试台金宝app可用于几乎任何Verilog HDL模拟器、FPGA开发板或硬件模拟器。
使用SystemVerilog DPI测试台进行验证
SystemVerilog是用于测试台开发的Verilog的扩展，所有流行的HDL模拟器都支持SystemVerilog。通过SystemVerilo金宝appg直接编程接口（DPI），您可以将C/C++代码与Synopsys等模拟器集成®风投®抑扬顿挫®敏锐的®或Xcelium™, 和导师图形®ModelSim®还是克斯塔®. 结合MATLAB编码器使用HDL校验器™ 或Simulink编码器™, 你可以金宝app生成SystemVerilog DPI测试台用于生产验证环境。
HDL验证器可以以两种不同的形式生成SystemVerilog DPI测试台：
- 部件试验台：如果从Simulink子系统生成C组件用作DPI组件，则可以选择生成Sys金宝apptemVerilog测试台。测试台根据测试结果验证生成的DPI组件数据向量来自Simulink金宝app模型。
- HDL代码测试台：如果使用HDL编码器从Simulink子系统生成HDL代码，则可金宝app以选择生成SystemVerilog测试台。该试验台比较了HDL实现的输出与Simulink模型的结果相反。金宝app
