目标工作流程:列出HDL Workflow Advisor支持的可能工作流的上下文菜单。金宝app选择:

目标平台:列出HDL Workflow Advisor支持的设备的上下文菜单。金宝app不适用于通用ASIC/FPGA工作流。

合成工具:选择一个合成工具，然后选择家庭，设备，包,速度合成目标。

如果您的合成工具不是其中之一合成工具选项,请参阅合成刀具路径设置．设置合成工具路径后，单击刷新使该工具在HDL Workflow Advisor中可用。

项目文件夹:指定工程文件夹名称。

工具版本:此框显示当前合成工具版本。

允许不支持的版本金宝app:当您使用不受支持的合成工具版本时，选中此复选框。金宝app您可以继续使用不支持的合成工具版本创建项目。金宝app如果清除此复选框，HDL Coder™在运行此任务时将生成错误。当您使用受支持的合成工具版本时，此选项不可用。金宝app

不建议使用不受支持的工具版本，因为它可能会导致合成失败。金宝app有关受支持工具列表的详细信息，请参见金宝appHDL语言支持和支持的第三金宝app方工具和硬件

参考设计:一个上下文菜单，列出HDL Coder支持的参考设计和您指定的任何自定义参考设计。金宝app要了解有关创建自定义板和参考设计的详细信息，请参见电路板和参考设计注册系统．

参考设计工具版本:显示当前参考设计工具版本的文本框。建议使用与所支持的工具版本兼容的参考设计工具版本。金宝app如果工具版本不匹配，HDL Coder将在运行此任务时生成错误。工具版本不匹配可能会导致创建项目任务失败。

如果您选择忽略工具版本不匹配复选框，HDL Coder将生成警告而不是错误。您可以尝试继续创建参考设计项目。

参考设计参数:列出参考设计参数的上下文菜单。这些参数可以是HDL Coder支持的默认参考设计中可用的参数，也可以是您为自定义参考设计定义的参数。金宝app有关更多信息，请参见为自定义参考设计定义自定义参数和回调函数．

DUT上每个端口的名称、端口类型(输入和输出)和数据类型。

列出目标设备可用I/O资源的上下文菜单。

这些资源是特定于设备的。有关每种资源的详细信息，请参阅FPGA开发板的文档。

自由奔跑如果你不想让你的处理器和FPGA自动同步。

协同处理-阻塞如果你想要HDL Coder为FPGA自动生成同步逻辑，使处理器和FPGA串联运行。当FPGA执行时间相对于处理器采样时间较短，并且希望FPGA在处理器继续之前完成同步时，可以选择此模式。

标记代码生成的测试点信号。看到用HDL编码器建模和调试测试点信号．

使为测试点启用HDL DUT端口生成配置集选项。

刷新目标接口表以显示接口表中的测试点输出端口。

DUT上每个端口的名称、端口类型(输入、输出和测试点)和数据类型。

列出目标设备可用I/O资源的上下文菜单。

这些资源是特定于设备的。有关每种资源的详细信息，请参阅FPGA开发板的文档。

处理器和FPGA同步

自定义IP核生成

Speedgoat simulink可编程I/O模块的FPGA编程与配置金宝app

为测试点启用HDL DUT端口生成

块:到包含错误或警告条件的模型配置对话框页面的超链接。

设置:导致错误或警告条件的模型参数的名称。

Current:设置的当前值。

推荐:设置的推荐值。

严重性:警告或错误条件的严重级别。至少，修复标记为的设置错误．

DUT模型或子系统的名称。

目标代码生成文件夹的名称和路径。

合成工具的名称。

设备系列选择。

设备的选择。

设备包选择。

设备速度选择。

目标频率。

生成RTL代码:生成目标语言的RTL代码。

生成测试台:如果生成测试台HDL测试台在“HDL Coder配置参数> ?试验台>测试台生成输出．

生成验证模型:生成一个验证模型，该模型强调生成的延迟和原始模型与生成的协同仿真模型之间的其他差异。使用验证模型，您可以观察流、资源共享和延迟平衡的影响。

验证模型包含来自原始模型的DUT和来自生成的联合仿真模型的DUT。使用验证模型，您可以验证优化的DUT的输出与原始DUT产生的结果是bit-true。

IP核名称: IP核名称。

此设置与模型一起保存为IPCoreName为DUT块的HDL块属性。

IP核版本: IP核版本号。HDL Coder将版本号附加到IP核名称以生成输出文件夹名称。

此设置与模型一起保存为IPCoreVersion为DUT块的HDL块属性。

IP核文件夹(不可编辑):HDL Coder在显示的输出文件夹中生成IP核文件，包括HTML文档。

IP存储库:如果存在IP存储库文件夹，请手动或使用浏览按钮。编码器将生成的IP核复制到IP存储库文件夹中。

其他源文件:如果您在设计中使用黑盒接口来包含现有的Verilog^®或硬件描述语言(VHDL)^®代码，输入文件名。手动输入每个文件名，用分号(;)分隔，或使用添加按钮。

此设置与模型一起保存为IPCoreAdditionalFiles为DUT块的HDL块属性。

FPGA数据捕获缓冲区大小:生成IP核的内存大小。存储器的宽度是数据信号的总位宽度。缓冲区大小使用等于的值128 * (2ⁿ）,在那里n整数形式。缺省情况下，缓冲区大小为128（n= 0)．的最大值n是13，这意味着缓冲区大小的最大值为128 * (2¹³) = 1048576．

此设置与模型一起保存为IPDataCaptureBufferSize为DUT块的HDL块属性。

FPGA数据捕获最大序列深度:指定一个或多个触发级从FPGA捕获数据的最大序列深度。最大序列深度为整数形式，取值范围为1 ~ 10。缺省情况下，最大序列深度为1．要通过在多个阶段中提供一组触发条件来捕获指定的数据，请将最大序列深度设置为大于1的值。

此设置与模型一起保存为IPDataCaptureSequenceDepth为DUT块的HDL块属性。

在FPGA数据捕获中包含捕获条件逻辑: IP核中包含捕获条件逻辑。包含捕获条件逻辑，以使用捕获条件来控制从FPGA捕获哪些数据。IP核在每个时钟周期评估捕获条件，只捕获满足捕获条件的数据。有关捕获条件的更多信息，请参见捕获的条件(用于Xilinx FPGA金宝app板的HDL验证器支持包)．

控件中设置捕获条件FPGA数据采集(用于Xilinx FPGA金宝app板的HDL验证器支持包)工具或hdlverifier。FPGADataReader(用于Xilinx FPGA金宝app板的HDL验证器支持包)系统对象™。

此设置与模型一起保存为IncludeDataCaptureControlLogicEnable为DUT块的HDL块属性。

当你选择插入AXI Manager，为HDL Coder生成的DUT IP核调整AXI4-Slave ID Width值。当你选择插入AXI Manager和添加自定义ip时，必须指定调整后的从ID宽度值。例如，当您选择时插入AXI Manager并添加自定义ip，如果您在创建项目任务:

通过将目标平台设置为Generic Intel或Generic Xilinx重新生成IP核。然后将其中一个DUT端口映射到AXI4接口，通过使用计算新的宽度新宽度=基础宽度+ log2(AXI master数量+1)中，输入计算的宽度值AXI4从ID宽度．将具有新宽度值的再生IP核添加到参考设计文件夹。右键单击创建项目并选择运行到选定任务．在本例中，两个自定义ip分别为I2C和I2s。新的计算宽度是13。

生成IP核报告:保留此选项以生成IP核的HTML文档。

在AXI4从写寄存器上启用读回:如果您希望通过使用AXI4从接口读取写入AXI4从寄存器的值，则选择此选项。运行此任务时，代码生成器将为地址解码器逻辑中的每个AXI4寄存器添加一个mux。该mux在读取值时比较数据写入的地址。如果从多个AXI4从寄存器读取数据，那么读回逻辑就会变成一个很长的多路复用链，这会影响合成频率。

此设置与模型一起保存为AXI4RegisterReadback为DUT块的HDL块属性。

生成默认的AXI4从接口:如果您想为时钟、重置、准备、时间戳等信号生成一个带有AXI4从接口的HDL IP核，则保留此选项。如果您想生成一个没有任何AXI4从接口的通用HDL IP核，请清除此复选框。确保没有将任何DUT端口映射到AXI4或AXI4- lite接口。您可以将端口仅映射到外部或内部IO接口，或通过TLAST映射映射到AXI4-Stream接口。

此设置与模型一起保存为GenerateDefaultAXI4Slave为DUT块的HDL块属性。

暴露DUT时钟使能输入端口:如果您想公开DUT时钟启用输入端口，请选择此选项。通过时钟使能输入端口从上游ip触发DUT。如果您的设计有映射到AXI4 Slave接口的端口，则禁用此选项。

暴露DUT时钟使能输出端口:当需要向下游ip公开时钟使能输出端口时，选择此项。使用时钟使能输出端口驱动或同步下行自定义ip。

自定义IP核生成

利用Simulink模型生成与板无关的HDL IP核金宝app

自定义IP核报表

为支持的FPGA合成工具创建FPGA合成项目。金宝app

启动支持的F金宝appPGA合成工具，使用项目文件执行合成，映射和放置/路由任务。

用从综合工具获得的关键路径信息注释原始模型。

创建项目

执行合成和P/R

用综合结果注释模型

第三方合成工具和版本支持金宝app

基于Simulink模型的HDL代码生成和FPGA合成金宝app

Tcl命令映射的综合目的

合成生成的HDL代码。

执行映射和时序分析。

执行地点和路线功能。

在后台启动合成工具。

打开先前生成的合成项目，编译HDL代码，合成设计，并发出网络列表和相关文件。

控件中显示合成日志结果subpane。

在后台启动合成工具。

运行一个映射进程，将合成的逻辑设计映射到目标FPGA。

发出电路描述文件，以在位置和路由阶段使用。

发出预路由计时信息，用于关键路径分析和源模型的反向注释。

文件中显示日志结果subpane。

在后台启动合成工具。

运行Place and Route进程，该进程获取前面映射进程生成的电路描述，并发出适合于FPGA编程的电路描述。

启动后路由计时信息，用于源模型的关键路径分析和反向注释。

文件中显示日志结果subpane。

靶用射频板

选择以下其中一项:

文件夹与供应商HDL源代码

指定包含从供应商支持站点下载的RF接口HDL代码的文件夹。金宝app使用浏览导航到正确的文件夹。

用户逻辑合成频率

指定要运行设计的最大频率。该值必须大于ADI FMCOMMS或Epiq Bitshark™模块中指定的模数转换器(ADC)和数模转换器(DAC)的采样频率。

用户逻辑数据路径

选择接收机数据路径或者是发射机数据路径．

单板IP地址

如果单板的IP地址不是默认的IP地址(192.168.10.1)，请在此处填写。

单板MAC地址

大多数情况下，不需要修改单板的MAC地址。如果将多个FPGA开发板连接到一台计算机(每个开发板必须有单独的网卡)，则必须更改电路板的MAC地址。对于其他的单板，必须修改单板MAC地址，使每个地址都是唯一的。

文件:添加到设计中的文件名称添加)．

文件类型:文件类型。该软件试图确定文件类型，但您可以覆盖选择。选项是硬件描述语言(VHDL)，Verilog，EDIF网表，VQM网表，QSF文件，约束,其他人．

添加:添加一个新文件到列表中。

删除:从列表中移除当前选中的文件。

向上:将当前选定的文件上移到列表中。

下来:将当前选中的文件向下移动。

显示源文件的完整路径(复选框):触发全路径显示。清除此框只显示文件名。

生成Simulin金宝appk软件接口模型—选中该参数，表示生成SoC设备的Simulink软件接口模型。金宝app软件接口模型是您的原始模型，其中AXI驱动程序块替代了您希望在硬件上运行的部分。独立FPGA板不支持该参数。

生成Simulink软件接口模型后，可以使用E金宝appmbedded Coder从中生成C代码^®．如果没有安装目标板的Embedded Coder硬件支持包，则此参数不可用。金宝app例如，如果目标硬件板是Zynq设备，则必须有Xilinx Zynq嵌入式编金宝app码器支持包^®平台安装。

操作系统—选择目标操作系统。

主机目标接口—选择主机与目标硬件之间的通信接口。使用这些选项之一。

生成主机接口模型—选择该参数，生成主机接口型号。主机接口模型使您能够通过JTAG或以太网电缆写入或从目标硬件上的内存映射位置读取AXI Manager Write而且AXI经理阅读块。

若要启用该参数，请设置主机目标接口来JTAG AXI管理器(HDL验证器)或以太网AXI管理器(HDL验证器)．

生成主机接口脚本—生成主机接口脚本。主机接口脚本包含命令，使您能够连接到目标硬件，并使用AXI驱动程序块或AXI管理器写入或读取生成的IP核。