3T开发出机器人紧急制动系统与基于模型的设计

挑战

通过最小的硬件测试,设计并实现机器人紧急制动系统

使用基于模型的设计使用Simulink和HDL编码器,以金宝app模型,验证和实现控制器

结果

  • 洁净室的时间从数周缩短到几天
  • 后期需求变化迅速实施
  • 复杂的错误在一天内解决

有了Simu金宝applink和HDL编码器,我们消除了编程错误、自动延迟平衡、流水线和其他繁琐且容易出错的任务。因此,我们能够轻松、快速地实现客户的变更要求,减少投放市场的时间。”

罗纳德·凡德尔米尔,3T

SCARA机器人。


选择性顺应装配机器人手臂(SCARA)组件广泛应用于半导体制造业,因为它们擅长在水平平面上执行运动,而大多数晶片处理运动都发生在水平平面上。就像任何高速移动的高压机械一样,SCARA机器人如果出现故障,会对自身的部件和周围的机器造成严重损害。为了防止这种情况发生,3T的工程师为SCARA机器人设计了一个紧急制动系统。

当项目开始时,3T的团队不知道是否可以设计一个制动系统来及时停止机器人,以防止碰撞而不损害机器人本身。3T工程师使用MATLAB进行基于模型的设计®和Sim金宝appulink®进行可行性研究,发现一种解决方案,并执行实时在FPGA上的制动系统的控制器。

3T的系统工程师Ronald van der Meer说:“基于模型的设计使我们能够快速尝试不同的控制方法,看看什么可行,什么不可行。”“为了尽量减少在洁净室进行的硬件测试和调试,我们在Simulink中通过模拟测试和改进我们的解决方案,并在验证后使用代码生成与HDL编码器来实现它。”金宝app

挑战

3T的客户是一家荷兰领先的半导体制造设备制造商,对制动系统有严格的要求。为了防止潜在的灾难性碰撞,控制系统必须在不到0.5秒的时间内以毫米级的精度停止机器人,而不会对机器人造成伤害。一开始,3T和它的客户都不知道是否有可能设计出一种能够满足这些要求的制动系统。

在洁净室进行测试,并使用真正的机器或原型进行工作是昂贵的。此外,在真实的硬件上测试制动系统可能会损坏昂贵的设备。因此,3T工程师需要在初始硬件实现之前验证制动设计。他们认识到写VHDL®手工代码,因为他们已经在之前的项目,将要求他们花费太多的时间去检测,并在洁净室在项目后期的调试。

3T采用基于模型的设计,结合MATLAB、Simulink和HDL Coder™金宝app,设计并实现了SCARA紧急制动系统控制器。

半导体制造商在Simulink创建的机器人的机械模型提供的3T工程团队。金宝app

该3T团队补充了另外两个型号此力学模型:一个基本的控制器型号,使用Simulink创建,电子,用的Simscape电气™创建的模型。金宝app然后,他们模拟了完整的系统模型和共享与客户的模型和初始仿真结果。这种交流为客户提供了改善的力学模型,并提出改进控制器的机会。

3T团队在Simulink中继续改进和完善控制器模型,模拟了数十种场景和参数敏感性,直到他们确认了设计的可行性。金宝app

由于大多数FPGA最有效地使用控制算法定点实现操作,团队开发了控制器模型的定点表示,采用定点设计™来指导字长和定标决策。

研究小组随后替换使用模型Simulink中引用定点版本的系统模型浮点控制器模型,并通过仿真验证了定点实现。金宝app

它们产生从与HDL编码器的定点控制器模型算法VHDL代码。

使用HDL验证™,它们集成在FPGA供应商到设计第三方IP核,并利用产生的Mentor Graphics公司的VHDL代码的验证测试台®ModelSim®

继最初的硬件测试,团队精化模型,跑到另外的模拟测试修改,并重新生成VHDL代码,最后制动系统,这对客户来说,现在在生产中使用。

现在3T工程师完成使用基于模型的设计与薄荷,该公司的新型SoC多接口开发板类似的项目,快速原型和硬件在环测试。

结果

  • 洁净室的时间从数周缩短到几天。“随着基于模型的设计,我们验证了发展我们的很多设计的早期,然后产生无缺陷VHDL,说:”凡德尔米尔。“作为一个结果,而不是几个星期,我们只需要几天的洁净室。制动系统只需要小的调整,因为它几乎喷滴我们测试它的第一次“。
  • 后期需求变化迅速实施。“在最后的测试中,提出了限制最大减速的新要求,”范德米尔说。在Sim金宝appulink中,我们找到了一种利用脉宽调制来解决这一需求的方法。金宝appSimulink和HDL编码器使我们能够在几天内实现解决方案,并防止项目走向失败。”
  • 复杂的错误在一天内解决。“我们遇到的是可以很容易地采取了几个星期,甚至几个月一个讨厌的设计逻辑错误,识别和修复,”德尔米尔说面包车。“我们很快确诊分析问题MATLAB中的数据记录和重放在Simulink仿真此数据。金宝app我们实现模型的修复,再生的VHDL,并且有一个更新的版本准备第二天。”