在传统的VHDL中®或Verilog®测试台，HDL代码用于将刺激描述为逻辑设计，并检查设计的输出是否与规范匹配。然而，许多工程师使用matlab®和模拟金宝app®帮助VHDL或Verilog测试台的创建，因为该软件提供了高效和紧凑的符号来描述算法，以及检查算法行为的可视化工具。
使用MATLAB和SIMULINK以这种方式使用MATLA金宝appB和SIMULINK的工程师可以验证算法的HDL实现是否正确。
使用HDL Cosimulation进行验证
使用MATLAB或SIMULIN金宝appK测试台与HDL模拟器结合使用以验证测试下的设计（DUT）。HDL Verifier™自动化这一点削皮过程并执行MATLAB或SIMULINK和HDL模拟器之间的通信和同步。金宝appMATLAB或SIMULIN金宝appK测试台可以将HDL模拟器的输出值与实际模型的预期值与预期值进行比较，并报告MILCOMALE。
使用FPGA in-in-Loop仿真进行验证
使用MATLAB或SIMULIN金宝appK TEST BENCH与已编程为A的DUTXilinx.®那英特尔®， 或者Microsemi®FPGA开发委员会FPGA - 环路仿真。HDL验证程序可以与FPGA供应商工具组合使用以编译HDL，构建编程文件，将其加载到开发板上，并执行Matlab或Simulink会话与电路板之间的通信。金宝app由于MATLAB或SIMULINK为此目的，无需生成VERILOG或VHDL测试工作台。金宝app
使用HDL编码器生成的HDL测试台验证
什么时候HDL编码器是用来从MATLAB代码和Simulink模型生成合成的HDL代码，您可以选择生成一个独立的Verilog或VHDL测试平台，可金宝app以使用几乎任何Verilog HDL模拟器，FPGA开发板，或硬件模拟器。
使用SystemVerilog DPI试验台进行验证
SystemVerilog，用于测试平台开发的Verilog的扩展，被所有流行的HDL模拟器支持。金宝app通过SystemVerilog直接编程接口(DPI)，您可以集成C/ c++代码与模拟器，如Synopsys®vcs.®，韵律®尖锐®或Xcelium™和导师图形®ModelSim®或questa.®。使用HDL验证者与Matlab Coder™或Simulink Coder™结合使用，您可以金宝app生成SystemVerilog DPI测试台用于生产验证环境。
HDL验证者可以以两种不同的形式生成SystemVerilog DPI测试台：
- 组件测试台：如果你从Simulink子系统中生成一个C组件作为DPI组件使用，你可以选金宝app择生成一个SystemVerilog测试台。测试台验证生成的DPI组件数据向量来自Simulink金宝app模型。
- HDL代码测试台：如果使用HDL编码器从Simulink子系统生成HDL代码，则可金宝app以选择生成SystemVerilog测试台。该测试台比较了HDL实现的输出与Simulink模型的结果进行了比较。金宝app
