视觉HDL工具箱
通过systèmes de tritement d'images, vidéo et computer vision pour FPGA和ASIC
Vision HDL Toolbox™大陆算法opérant sur des flux streaming de pixel pour la conception et l'implémentation de systèmes de FPGA et ASIC工具箱大陆également一个基础设施的设计，它支持différents类型的接口，以及fréquences的图像。金宝app您现在的位置是:虫声下载站>资源下载>计算机视觉> Ses algorithm de tritement d'image, vidéo et de computer vision utilisent une architecture adaptée pour les implémentations HDL。
Les algorithm de la toolbox ont été conçus pour générer du code lisable, synthétisable en VHDL®et Verilog®(用高密度脂蛋白编码器™)。Le code HDL généré est testé sur FPGA pour des tailles d ' images just qu ' à une résolution de 8k et pour des grands débits vidéos。
Les fonctionnalités de la toolbox sonponious de functions MATLAB®，系统对象和块金宝app®．
在知道加上:
Conduite autonome
你可以在développement de votre système自主传导和sous-systèmes éprouvés在硬件上为détection de votre流通，détection de nids-de poule计算disparité stéréo。
Détectiondescaractériques.
请评论implémenter技术détection de caractéristiques关于硬件流量流的评论développer关于监测的应用，关于对象的应用，关于工业检验等。
PipelineCaméra.
AccélérezLeéveloppementd'wardityde Conditionnest de l'Image En Usilisant des Exemples D'Impluemation D'Imporithmes De Suppresse De Bruit，De Relection Gamma et d'Timogrume。
ConditionNement de L'Image倒入Une Application FPGA deDétectionDe轮廓。
特色视觉accéléré平价硬件
Modélisez等模拟implémentations硬件效能，提供视觉特征算法，而不是转换、过滤、形态和统计。Puis, utilisez HDL Coder pour générer du code RTL VHDL ou Verilog synthétisable。
Bloc de détection de contour compatible à de la génération de code HDL et ses paramètres可配置。
每小时都是像素的特征
Traitez des vidéos 4k, 8k ou au number élevé d’images par second à des fréquences d’horloge de FPGA en spécifiant des flux parallèles de 4 ou 8像素。L'implémentation matérielle sous-jacente est automatiquement à jour pour suppo金宝apprte la simulation et la génération code avec le parallélisme spécifié。
Spécification du traitement de jusqu'à 8像素en parallèle。
Gestion intégrée des données硬件
Utilisez des blocks de Vision HDL Toolbox pour gérer automatiquement les données streaming en entrée, telles que les signaux de contrôle, les fenêtres de région d'intérêt (ROI) et les buffers de lignes。Utilisez HDL Coder pour générer du code RTL VHDL ou Verilog pour la fonctionnalité de contrôle que您modélisez et simulez。
Bufférisation自动赛Des Lignes PourCréerUneFenêtre乐队倾倒LaDétectiondes轮廓。
转换中心帧和像素
转换到vidéo在像素流量和contrôle在硬件上的特性。我们可以把硬件转换成流媒体服务vérification par rapport à votre算法référence。
从框架到像素的转换，在像素流中转换图像，然后在contrôle中转换到matériel。
Vérification d'une implémentation hardware en streaming à l'aide d'un algorithme basé sur les trames。
联合仿真HDL和FPGA
Utilisez.高密度脂蛋白校验™输入vérifier votre sous-système硬件，通过一个仿真RTL或另一个工具包développement FPGA connecté à votre环境测试MATLAB或Simulink。金宝app
在FPGA Xilinx,金宝app Intel和Microsemi上，HDL验证器支持vérification类型的FPGA在环。
prototype de la platform avec une entrée vidéo live
在téléchargeant的支持包中原型化您的应用程序金宝appVision HDL工具箱灌注硬件Xilinx®Zynq®利用HDL编码器和嵌入式编码器®输入générer du code depuis votre implémentation MATLAB和Simuli金宝appnk。
原型的votre设计在硬件FPGA avec une entrée vidéo live。
Deploiement在生产
Utilisez HDL Coder pour générer du code RTL de qualité， indépendant de la cible et avec接口AXI à partir de vos modèles de sous-systèmes硬件。
Génération code avec les interconnexsoc的接口。
在FPGA上设计视觉
Visionnez cette série de cinq vidéos consacrées au portage des applications de vision sur FPGA, avec présentation des concepts clés et du process associé。
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